9장 순차논리 회로

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지희 인
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1 9 장순차논리회로

2 순차논리회로개요 현재의입력과이전의출력상태에의해현재출력이결정되는회로 현재상태가다음상태의출력에영향을미치는논리회로 순차논리회로의구성도 X (t) Combination Logic Y (t) Y (t-1) Memory element Clock Timing delay device 2

3 9.1 동기식순차논리회로와비동기식순차회로 동기식순차회로 모든논리회로의동작이일정한신호에의해동작하는회로 클럭펄스에의해모든논리회로가일정하게동작하므로안정된동작 비동기식순차회로 입력신호의변화에따라동작하는회로 동작이신호의내부전파지연에의해순차적으로이루어진다. 궤환을가진조합논리회로 출력의상태변화를일으키는클럭천이파형 PGT (positive-going transition) :, 0에서 1로변화, rising edge, leading edge NGT (negative-going transition) :, 1에서 0으로변화 falling edge, trailing edge 3

4 9.2 플립플롭 플립플롭 : 0 이나 1 중에서한비트를기억하는소자 Q( 정상출력 ) 과 Q'( 반전출력 ) 으로정의 기억소자는입력신호에의해상태가전환되기전까지현재상태를유지하며, 이는컴퓨터내에서제어신호들을순차적으로발생하기위해제어상태를기억하기위한기억회로가필요 플립플롭안정된상태를갖는회로 Q=1 Q=0 Q=0 Q=1 < 1 의상태 > < 0 의상태 > 4

5 NAND 게이트래치 ( S'-R' latch) 기본적인플립플롭 : 2 개의 NAND 또는 2 개의 NOR 로구성 S(set) G 1 Q S R state hold, no change set, Q=1 R(reset) G 2 Q reset(clear), Q=0 forbidden, invalid NAND 래치회로 NAND 래치등가부호동작파형 5

6 NOR 게이트래치 (S-R 래치 ) 기본적인플립플롭 : 2 개의 NAND 또는 2 개의 NOR 로구성 R(reset) G 1 Q S R 0 0 state hold, no change reset(clear), Q=0 set, Q=1 S(set) G 2 Q 1 1 forbidden, invalid 6

7 S11 G QG 3 QSPP CCPRQG 2 G 4R1R제어입력을갖는 R-S 래치 NAND 게이트로구성된 R-S 래치회로에 NAND 게이트를추가하고, NOR 게이트로구성된 R-S 래치회로에는 AND 게이트를추가하여추가된게이트에클럭펄스를동시에입력하도록구성된비동기식순차논리회로. NAND 게이트로구성된 R-S 래치회로 S 7

8 G5G1G2G3G4제어입력을갖는 D 래치 R-S 래치의금지상태를제거, 하나의 D (data, delay) 입력 CC D=0 이면출력은 Q=0, D=1 이면출력은 Q=1 D1DQPQD2P DQPCC 8

9 CPG2G1G3G4QCQK1제어입력을갖는 J-K 래치 J-K 래치의특성 - 금지상태입력이없다. J 입력은세트, K 입력은리셋, 입력 J=K=1 은출력을이전값에대하여반대상태 (toggle) 로변화 JKJ1JQKPCP J K state - J-K 래치의단점클럭펄스의지속시간을입력신호가플립플롭을통과하는전파지연시간보다짧은지속시간을가져야한다. multiple transition 발생가능 - 마스터 - 슬레이브플립플롭 (masterslave flip flop) 또는에지트리거 (edge trigger) 구조에의해해결 0 X X no change hold, no change reset, Q=0 set, Q=1 toggle, Q(t+1)=Q'(t) 9

10 1CPG1G2G4G3TQQT2제어입력을갖는 T 래치 JK의두입력을묶어서한개의 T 입력으로사용 T=0 이입력되면현재상태유지 T=1 이입력되면토글상태 토글상태를사용하여이진카운터회로에많이사용 QTTCPCP T state 0 x no change hold Q(t+1)=Q'(t) 10

11 9.3 에지트리거플립플롭 클럭이 1에서 0으로또는 0에서 1로변화될때 (edge에서) 만동작되고그외에는동작않는플립플롭. 플립플롭의트리거링 트리거 : 플립플롭의상태는입력신호의순간적인변화에따라출력상태가변화되며, 이순간적인변화를말함. 비동기식 S-R래치는입력신호의변화에의해트리거되어출력이바뀐다. 클럭이있는 R-S플립플롭, J-K, D, T 등은클럭펄스가입력될때만트리거되어플립플롭상태가결정. 클럭입력 : CLK, CK 또는 CP edge triggered : dynamic indicator( 삼각형 ) 표시 제어입력 : 기능에영향, 클럭에동기되어출력의상태결정 11

12 QR1QtQ0S10R에지트리거 S-R 플립플롭 플립플롭의특성표와블록기호 SCP 에지트리거 S-R 플립플롭의동작 Q1 0S0R0Q1 0SR 12

13 상승에지트리거 S-R F/F 플립플롭파형 하강에지트리거 S-R F/F 13

14 에지트리거회로구성 에지트리거 S-R 플립플롭의구조와특성 일반적인 S-R 플립플롭의클럭펄스입력에펄스전이검출기를추가 SCP펄스전이검출기 QRQ게이트지연시간 ( 수 ns 정도 ) 을이용하여좁은폭의펄스를생성 펄스전이검출기 : 플립플롭에입력되는펄스가상승에지에서짧은전이만일어나도록하는짧은전이만일어나도록하는것 14

15 Setup and Hold times 플립플롭의안정동작을위한타이밍조건 : t S, t H setup time, t S : CLK 의에지변화가일어나기전입력의레벨이안정되어있어야하는최소시간 hold time, t H : CLK 의에지변화가일어난후입력이일정레벨로유지되어야하는최소시간 t S 는 5~50 ns, t H 는 0~10 ns 범위 15

16 S=0S1Q=3 0G CP=R=0R1S=1Q=3 1G CP=Q=0R=0펄 R1Q=1S=S1CPR=R1S1S1S-R 플립플롭의동작 펄스 1전이검출기 G 1 G 2 G 4 G1 스 1전이검출기 G 2 G 4 =< 리셋상태그대로유지 > < 리셋에서세트상태로전이 > 0펄스 1전이검출기 1G 1 G 2 G 4 S=1Q=3 0G CP=Q=1R=1펄스 1전이검출기 G 1 G 2 G 4 Q=3 1G Q=1R1< Q=Q=1 이므로불능상태 > < 세트에서리셋상태로전이 > 16

17 Clocked J-K F/F 금지상태가없다. J, K입력은 S-C 플립플롭의 S, C 입력에해당 J = K = 1 일때 : 토글 (toggle) 모드, 출력을반전 J-K 플립플롭은토글동작이있어 2진 (binary) 카운터로사용 17

18 에지트리거 D 플립플롭 입력 : D (Data, Delayed) 출력은클럭의에지에동기되어입력을그대로따른다. SR F/F로 D F/F 구현 JK F/F 로 D F/F 구현 18

19 에지트리거 T 플립플롭 1- 입력인 T 와 2- 출력인 Q 와 Q 로구성 에지트리거 T 플립플롭의특성표와블록기호 CP T Q 에지트리거 T 플립플롭동작 T=0 일때 : CP에짧은클록펄스를입력되면, 출력 Q는현재의상태를그대로유지 T=1 일때 : CP에짧은클록펄스를입력되면, 출력 Q는현재의상태에서보수상태로바뀌어토글이된다. 19

20 플립플롭타이밍문제 대부분의디지틀회로에서플립플롭의출력은직접또는논리게이트를통하여다른플립플롭의입력에연결되며, 이플립플롭들은같은클럭신호에동기되어트리거 - Q1은클럭펄스의 NGT에서변화하므로, Q2의입력인 J2도 Q2가같은 NGT를받는동안변하게되므로 t H 값을만족하지못하므로 Q2의출력은불안정 - 초기값으로 Q1=1, Q2=0라면, CLK의하강에지전 Q1은 J1=K1=1, Q2는 J2=Q1=1, K2=0 이다. - 하강에지에서 Q1은전달지연시간 t PHL 뒤에 0가된다. 이때 t PHL 이 Q2의홀드시간보다길지않다면, Q2의응답은예측할수없게된다. 최근의에지트리거플립플롭의 t H 는5 ns ~ 0인경우가많아이런문제가발생하지않는다. 20

21 플립플롭출력천이 플립플롭의출력은클럭의천이이전에그동기제어입력들에나타나는현재의논리레벨에의하여결정된다. 다음파형을 NGT J-K 플립플롭에인가하였을경우출력 Q 를구하라. 단, t H = 0, 초기값은 Q = 0 t2 에서 hold 로 Q=0 t4 에서 set 으로 Q=1 t6 에서 clear 로 Q=0 t8 에서 toggle 로 Q=1 그외시간에서는 F/F 출력은 no change (hold) * F/F 출력은 clk 의 NGT 바로이전에인가된입력에의하여결정 21

22 9.4 마스터슬레이브플립플롭 두개의 F/F 을 master 와 slave 로연결 에지트리거형으로동작함 마스터 - 슬레이브형 SR F/F S 마스터 Q Y 슬레이브 S Q CP R R 마스터 F-F 출력 슬레이브 F-F 출력 CP S R Y CP Q Q=0 으로초기화, S=1, R=0 인가 - 마스터 / 슬레이브 F/F 는 NGT F/F 와유사 [ 단점 ] CLK 이 HIGH 인동안제어입력은안정되게유지할것 22

23 마스터슬레이브 J-K 플립플롭 마스터슬레이브 J-K 플립플롭구조와동작 특성표와블록기호 J CP K G 1 G 2 마스터슬레이브 J 1 G 3 G 4 Y Y G 5 J 2 G 7 G 6 G 8 K 1 K 2 Q Q CP 마스터 J Q K Y 슬레이브 J K Q CP J K 마스터 F-F 출력 슬레이브 F-F 출력 Y CP Q 23

24 9.5 제어입력을갖는비동기회로 동기형입력 : 입력데이터가클럭펄스에동기되어동작 플립플롭에는클럭펄스와는관계없이플립플롭을세트하거나클리어할수있는비동기적인입력이제공되는데이를비동기프리셋 (PR, preset) 과비동기클리어 (CLR, clear) 또는직접세트와직접리셋이라고한다. 클럭이나다른입력에상관없이출력을 set 혹은 clear 플립플롭의초기상태를결정하는데사용 preset clear 출력 clocked 동작 Q=1 Q=0 Not used J,K 입력이모두 1 로연결 - 토글모드로동작 CLK 의 NGT 에서출력반전 ( 토글 ) preset 이나 clear 입력은 clk 에상관없이출력결정 24

논리회로설계 6 장 성공회대학교 IT 융합학부 1

논리회로설계 6 장 성공회대학교 IT 융합학부 1 논리회로설계 6 장 성공회대학교 IT 융합학부 제 6 장플립플롭 조합회로 현재의입력상태에의해출력이결정 과거의상태에의해영향받지않음 순차회로 현재의입력 기억소자에기억된과거의입력의조합에의해출력이결정됨 조합회로를위한논리게이트 + 기억소자 순차회로의기억소자 플립플롭 (Flip Flop, F/F) 플립플롭 래치 (latch) 비트의정보를저장 플립플롭중가장간단한형태동기형플립플롭