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진희 난
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1 ISSN (Print) / ISSN X(Online) 논문 AMOLED 컬럼구동회로응용을위한 시분할기법기반의면적효율적인 10b DAC (An Area-Efficient Time-Shared 10b DAC for AMOLED Column Driver IC Applications ) 김원강 *, 안태지 *, 이승훈 ** (Won-Kang Kim, Tai-Ji An, and Seung-Hoon Lee c ) 요 약 본논문에서는시분할기법을적용하여 AMOLED 컬럼구동회로용 DAC의유효채널면적을최소화한 2단저항열기반의 10비트 DAC를제안한다. 제안하는 DAC는시분할기법기반의 DEMUX, 6비트및 4비트의 2단저항열구조를기반으로하는롬구조의디코더를 2단계로사용하여기존의디스플레이용 DAC보다빠른변환속도를가지는동시에하나의패널컬럼구동을위한 DAC의유효면적을최소화하였다. 두번째단 4비트저항열에서는 DAC 채널의면적과부하영향을줄이는동시에버퍼증폭기로인한채널간오프셋부정합을제거하기위해기존의단위-이득버퍼대신간단한구조의전류원으로대체하였다. 제안하는 1:24 DEMUX 는하나의클록과 5비트 2진카운터만을사용하여, 하나의 DAC 채널이 24개의컬럼을순차적으로구동할수있도록하였다. 각디스플레이컬럼을구동하는출력버퍼입력단에는 0.9pF의샘플링커패시터와작은크기의 source follower를추가하여 top-plate 샘플링구조를사용하면서채널전하주입에의한영향을최소화하는동시에출력버퍼의신호정착정확도를향상시켰다. 제안하는 DAC는 0.18μm CMOS 공정으로제작하였으며, DAC 출력의정착시간은입력을 에서 3FF 16 으로인가했을때 62.5ns의수준을보인다. 제안하는 DAC 단위채널의면적및유효채널면적은각각 0.058mm 2 및 0.002mm 2 이며, 3.3V의아날로그및 1.8V의디지털전원전압에서 6.08mW의전력을소모한다. Abstract This work proposes a time-shared 10b DAC based on a two-step resistor string to minimize the effective area of a DAC channel for driving each AMOLED display column. The proposed DAC shows a lower effective DAC area per unit column driver and a faster conversion speed than the conventional DACs by employing a time-shared DEMUX and a ROM-based two-step decoder of 6b and 4b in the first and second resistor string. In the second-stage 4b floating resistor string, a simple current source rather than a unity-gain buffer decreases the loading effect and chip area of a DAC channel and eliminates offset mismatch between channels caused by buffer amplifiers. The proposed 1-to-24 DEMUX enables a single DAC channel to drive 24 columns sequentially with a single-phase clock and a 5b binary counter. A 0.9pF sampling capacitor and a small-sized source follower in the input stage of each column-driving buffer amplifier decrease the effect due to channel charge injection and improve the output settling accuracy of the buffer amplifier while using the top-plate sampling scheme in the proposed DAC. The proposed DAC in a 0.18μm CMOS shows a signal settling time of 62.5ns during code transitions from to 3FF 16. The prototype DAC occupies a unit channel area of 0.058mm 2 and an effective unit channel area of 0.002mm 2 while consuming 6.08mW with analog and digital power supplies of 3.3V and 1.8V, respectively. Keywords : 시분할, 디스플레이용 DAC, 저항열 DAC, 2 단롬구조디코더, 다중컬럼구동 * 정회원, ** 평생회원, 서강대학교전자공학과 (Dept. of Electronic Engineering, Sogang University) c Corresponding Author ( hoonlee@sogang.ac.kr) 본연구는삼성디스플레이의지원과함께, 정부 ( 교육부 ) 의재원으로한국연구재단의지원을받아수행된기초연구사업 ( 과제번호 2013R1A1A ) 으로수행되었음. Received ; January 25, 2016 Revised ; April 5, 2016 Accepted ; April 28, 2016 (733)

2 88 AMOLED 컬럼구동회로응용을위한시분할기법기반의면적효율적인 10b DAC 김원강외 Ⅰ. 서론 최근 active-matrix organic light emitting diodes (AMOLED) 패널은고화질 TV와같은대형패널뿐만아니라휴대폰, 태블릿 PC와같은모바일시스템용중소형디스플레이패널에도사용이급속히증가하고있으며, 이를위한디스플레이구동회로 (display driver IC : DDI) 의연구또한증가하고있다. 이러한 DDI에는디지털신호를아날로그신호로변환하기위한 digitalto-analog converter (DAC) 가필수적으로요구되며, 일반적으로디스플레이구동회로를위한 DAC는 8비트이상의해상도및 300kS/s 이상의동작속도를필요로한다. 그림 1은 wide quad extended graphics array (WQXGA, ) 급의고해상도디스플레이시스템을나타내며, 일반적으로 1920개채널을가지는컬럼구동회로 4개가사용된다. 디스플레이시스템의컬럼구동회로에응용된 DAC의경우, 일반적으로그림 2(a) 와같이하나의 DAC 채널이하나의패널컬럼을구동하는구조로집적되어제한된면적을가지는고해상도모바일용디스플레이응용을위한소면적컬럼구동회로의구현이제약된다. 특히최근개발되고있는 WQXGA 급차세대디스플레이를위한 10비트수준의컬럼구동회로의경우, 200 Hz/frame으로동작하며이를만족시키기위한유효라인시간은약 3μs로, 기존의 60Hz/frame의 full high definition (FHD) 급디스플레이에서요구되는 15.4μs보다약 5배빠른속도가요구된다 [10]. 이와같은요구사양을만족하면서도 DAC 출력전압의균일도를확보하기위해기존에는저항열구조의 DAC (resistor- string DAC : R DAC) 가주로사용되어왔다 [1~3]. 그러나 R DAC는해상도가증가함에따라저항및디코더스위치의개수가지수적으로증가하여면적측면에서비효율적인단점이있다. 이러한단점을극복하기위해 2단인터폴레이션구조의저항-저항열 DAC (resistor to resistor-string DAC : R-R DAC) 또는스위치드-커패시터기반의 cyclic DAC 구조를적용하여면적이효율적인고해상도 DAC를구현할수있지만 [4~7], 두가지구조모두채널간에발생하는증폭기의오프셋부정합에의하여전체컬럼구동회로의성능이저하되는문제점이있다. 저항열기반의변형된증폭기입력단을이용한구조도있으나입력단소자간의부정합또는증폭기간의부정합특성에의해선형성이감소되는단점을갖는다 [8~9]. 그림 1. WQXGA 해상도의 AMOLED 디스플레이구조 Fig. 1. WQXGA-resolution AMOLED display topology. (a) (b) 그림 2. (a) 기존의 8비트 R DAC 기반의컬럼구동회로 및 (b) 시분할기법이적용된고속 DAC 기반의제안하는컬럼구동회로 Fig. 2. (a) Conventional column driver IC based on a 8b R DAC and (b) Proposed column driver IC based on a high-speed time-shared DAC. 따라서본논문에서는고해상도모바일디스플레이패널응용에서요구되는소면적및 200Hz/frame의고속동작을동시에구현하기위해, 그림 2(b) 와같이하나의고속 DAC에다수의컬럼버퍼가연결된시분할 (734)

3 2016 년 5 월전자공학회논문지제 53 권제 5 호 89 그림 3. 제안하는 2단구조의 10비트 0.18μm CMOS DAC Fig. 3. Proposed two-step 10b 0.18μm CMOS DAC. 기법을적용하였다. 이때구동부하가큰컬럼버퍼는각각하나의컬럼을구동하게함으로써빠른동작속도에서도전력소모를최소화하였다. 제안하는 DAC는 WQXGA 급해상도를갖는 AMOLED 디스플레이컬럼구동회로용 DAC를구현하기위해다음과같은회로설계기법들을적용하였다. 저항-플로팅저항열 (resistor to floating resistor- string : R-FR) 구조를적용하여인터폴레이션기반의고해상도 DAC를구현하면서도증폭기를사용하지않아증폭기간의오프셋영향을받지않게설계하였으며 [11~12], DAC의전체면적을최소화하기위해제한된유효라인시간내에서하나의 DAC 채널이 24개의패널컬럼을구동할수있도록시분할기법을적용하였다. 이를추가클록없이단하나의클록으로구현하기위해 1:24 DEMUX를사용하였으며, DAC의고속동작을위해 2단계롬구조의디코더를사용하였다. 또한, 신호전압이 rail-to-rail로변하는디스플레이컬럼구동을위해 class-ab 증폭기를출력버퍼로사용하였다 [13~14]. 본논문의 II장에서는제안하는 R-FR DAC의전체구조및동작을설명하며, III장에서제안하는여러가지회로설계기법들을요약한다. IV장에서는제안하는 DAC 시제품의제작및성능측정결과를정리한후, V 장에서결론을맺는다. Ⅱ. 제안하는 R-FR DAC 의전체구조 1. 제안하는 DAC의전체구조본논문에서제안하는 R-FR 구조기반의 10비트 DAC는그림 3과같이 6비트글로벌저항열, 첫번째단의 6비트디코더, 두번째단의 4비트플로팅저항열 및디코더, 1:24 DEMUX, 출력버퍼로구성된다. 디스플레이용 DAC의경우, 영상정보의기반이되는아날로그전압이디스플레이상에서전반적으로균일하게출력되도록하는것이중요하다. 제안하는 R-FR DAC는고해상도 DAC의효율적인면적사용을위해 R-R DAC 구조를기반으로하되 [4, 6], 기존구조에서 DAC 채널의두번째단의부하효과를감소시키기위해주로사용되는단위-이득버퍼를전류원으로대체함으로써증폭기간오프셋부정합으로인해발생하는 DAC 출력균일도의저하문제를개선하였다 [11~12]. 총 10비트의디지털코드가입력되면글로벌저항열의인접한두노드전압 VH 및 VL이상위 6비트디지털코드에의해선택되어두번째단 FR DAC에연결되며, 이어서 VH 및 VL 사이의 16개전압중하나가하위 4비트디지털코드에의해선택되어최종 DAC 출력이출력버퍼에인가된다. 하나의 DAC 채널이하나의컬럼을구동하는기존의방식과는달리, 제안하는 DAC에서는시분할기법을적용하여하나의 DAC 채널이 24개의다수컬럼을구동하였으며이에따라하나의컬럼을구동하는 DAC 채널의유효면적을최소화하였다. 불필요한추가클록을사용하지않고 24개컬럼을구동하기위해 1:24 DEMUX를사용하여단일클록만으로다중컬럼구동을가능하게하였으며, DAC의고속동작을위해 2단계롬구조의디코더를사용하여기존의트리구조의디코더스위치들의직렬연결로인한 R DAC 내의 RC 지연시간을최소화하였다. 또한, 신호전압이 rail-to-rail로변하는디스플레이컬럼구동환경에서높은전압이득과낮은소비전력을얻으면서도다중컬럼구동을위해높은정확도를갖는 class-ab 증폭기를출력버퍼로사용하였으며 [13~14], 기존의증폭기구조에서하나의샘플링커패시터와간단한 source follower 입력단을추가하여증폭기의출력정확도를향상시켰다. 2. 제안하는 DAC의동작제안하는 R-FR 구조기반의 10비트 DAC와그출력을공유하는 24개출력버퍼의동작타이밍은그림 4와같다. 주응용분야인 WQXGA 급디스플레이패널을 200Hz/frame으로동작시키기위한유효라인시간은 3μs이며, DAC를공유하는 24번째출력버퍼의요구되는최소정착시간 1μs를고려하여시분할기법을적용하면그림 4와같은동작타이밍을구성할 (735)

90 AMOLED 컬럼구동회로응용을위한시분할기법기반의면적효율적인 10b DAC 김원강외 그림 4. 제안하는 DAC의주요동작타이밍도 Fig. 4. Functional timing diagram of the proposed DAC. 수있다. 그결과 24개다중컬럼의출력버퍼를위한 DAC의총동작시간은 2μs 이내이며, 각컬럼당 DAC 정착시간은 83.

4 90 AMOLED 컬럼구동회로응용을위한시분할기법기반의면적효율적인 10b DAC 김원강외 그림 4. 제안하는 DAC의주요동작타이밍도 Fig. 4. Functional timing diagram of the proposed DAC. 수있다. 그결과 24개다중컬럼의출력버퍼를위한 DAC의총동작시간은 2μs 이내이며, 각컬럼당 DAC 정착시간은 83.3ns 이하로요구된다. 한편, 고해상도 DAC에서트리구조의디코더를사용하는경우, 단일신호경로에있는다수스위치들의직렬온-저항으로인해요구되는 83.3ns 이하의 DAC 정착시간을확보하기어렵다. 따라서본논문에서는이와같은문제를해결하기위해 2단계롬구조의디코더를적용하여직렬스위치를단두개만을사용함으로써각컬럼당요구되는 83.3ns 이하의 DAC 정착시간을만족시켰으며, 자세한설명은 III장에서다룬다. 그림 5. 두가지구조의 6비트디코더의 RC 시상수비교 Fig. 5. RC time constant of two-types of 6b decoders. 그림 6. 2단계롬구조기반의 4비트디코더사례 Fig. 6. 4b decoder with a two-step ROM topology. Ⅲ. 제안하는 DAC 의주요설계기법 1. 작은 RC 지연시간을갖는 2 단계롬구조의디코더 높은해상도를가지면서도작은면적을차지하는 DAC의구현을위한시분할기법적용시 DAC의요구되는동작속도를만족시키기위해, 기존의트리구조디코더가아닌롬구조디코더를사용하여, 고해상도 R DAC 구현시신호경로상의직렬온- 저항으로인해발생하는 RC 지연시간을최소화하였다 [7]. 하나의신호경로에서스위치개수에따른 RC 시상수는식 (1) 과같으며, 두가지구조에따른 6비트디코더의 RC 시상수비교예제는그림 5와같다. N N RC N RC SW 식 (1) 에서 RC SW 는스위치한개의 RC 시상수를나타내며 N은스위치개수를나타낸다. 일반적인 6비트 (1) 그림 7. DAC 채널의첫번째단세부구조 Fig. 7. Detailed first-stage DAC channel. 트리구조디코더의스위치개수는 6개이며이에따른 RC 시상수는 21RC SW 이다. 반면에 6비트롬구조의디코더스위치개수는단 1개이며 RC 시상수는 1RC SW 로트리구조에비해 5% 수준의 RC 시상수를가진다. 따라서롬구조디코더를사용하는경우시분할기법을위한저항열기반의고속 DAC 구현이가능하다. 또한, 롬구조디코더사용시그림 6과같이 2단계로디코더를구현함으로써기존의롬구조의디코더사용시디지털셀의팬-인으로인해발생하는신호지연시간을추가적으로감소시켰다. 단일 DAC 채널의첫번째단에서글로벌저항열에의해서나누어진두인접한전압 VH와 VL을상위 (736)

5 2016 년 5 월전자공학회논문지제 53 권제 5 호 91 그림 8. DAC 채널의두번째단세부구조 Fig. 8. Detailed second-stage DAC channel. 6비트에따라선택하기위한 6비트롬구조의디코더는그림 7의우측과같이 2단으로구현하였다. 본논문에서사용한 2단롬구조의디코더는 4개의 16-to-2 전압선택기 (Voltage Selector) 및 1개의 8-to-2 전압선택기로구현하여회로설계및레이아웃을간소화하였다. 롬구조의디코더사용으로단일채널 DAC의면적이다소증가할수있으나, 시분할기법을통해 DAC의단위컬럼당유효면적을대폭감소시킴으로써제안하는 DAC는기존 R DAC보다소면적으로구현이가능하다 [3]. 그림 9. 디코더구조에따른 10비트 DAC의정착시간 모의실험결과 Fig. 9. Simulated 10b DAC settling times based on a decoder type. 2. 소면적채널구현을위한전류원기반의 FR DAC 기존의 R-R DAC는두번째단의추가저항들이첫번째단의저항열에미치는부하효과를최소화하기위해두저항열사이에단위-이득버퍼를사용한다 [4]. 그러나이구조는증폭기들간의오프셋부정합으로인해각 DAC 채널간출력전압의균일도가저하되며동시에증폭기사용으로인한면적및전력소모증가또한문제가된다. 부하효과를줄이기위한다른방법으로두번째단의저항열을매우크게사용하는구조도있으나 [6], 유사한사유로면적측면에서소면적컬럼구동회로응용을위한구조로는부적합하다. 따라서제안하는 DAC는단위-이득버퍼를그림 8과같이전류원으로대체하여증폭기로인한오프셋부정합및면적증가문제를최소화하였다 [11~12]. 두번째단의 FR DAC 구현을위한전류원은캐스코드기반의전류반복기를사용하였으며, 식 (2) 와같이정의된전류와동일한전류를두번째단저항열에인가하여첫번째단저항열에발생할수있는부하효과를최소화하였다. 전류원은글로벌전류바이어스회로로부터모든채널의전류원에전류가복사되도록하여채널간 그림 10. 5비트이진카운터기반의 1:24 DEMUX Fig :24 DEMUX based on a 5b binary counter. V H V L I CS R (2) 전류부정합을감소시켰다. 전압선택기는첫번째단에서사용한전압선택기와유사한 2단롬구조를사용하였으며, 각채널마다다중컬럼구동을위한 1:24 DEMUX가집적되었다. 트리및롬두가지디코더구조에따른 10비트 DAC의정착시간모의실험결과는그림 9와같다. 동일한전류를소비할때기존의트리구조의디코더를기반으로하는 DAC의정착시간은 0.88μs이나롬및디코더를기반으로하는 DAC의정착시간은 0.07μs로, 트리구조에비해롬구조의 DAC는 10% 이하수준의빠른정착시간을보인다. 제안하는 DAC는이와같은롬구조디코더및 FR DAC 기반의 2단저항열구조와함께시분할기법을사용하여하나의컬럼구동을위한 DAC 단일채널의유효면적을최소화하였다. (737)

92 AMOLED 컬럼구동회로응용을위한시분할기법기반의면적효율적인 10b DAC 김원강외 그림 11. 시분할기법적용시발생하는기존의 class-ab 증폭기구조상의문제점 Fig. 11. Design issues of the conventional class-ab amplifier employing time-sharing schemes. 그림 12.

6 92 AMOLED 컬럼구동회로응용을위한시분할기법기반의면적효율적인 10b DAC 김원강외 그림 11. 시분할기법적용시발생하는기존의 class-ab 증폭기구조상의문제점 Fig. 11. Design issues of the conventional class-ab amplifier employing time-sharing schemes. 그림 12. 제안하는 source follower 기반의 class-ab 증폭기 Fig. 12. Proposed class-ab amplifier with a source follower. 한편, 외부 timing controller (T-CON) 으로부터다중컬럼구동을위한추가클록을제공받지않고단일클록만으로 24개컬럼의순차적인구동이가능하도록그림 10과같은 5비트이진카운터기반의 1:24 DEMUX를사용하였다. 이때 DEMUX로인해채널 DAC의면적이일부증가하나, 추가클록을사용하지않기때문에디스플레이시스템의모듈화응용에적합한구조라는장점이있다. 또한, 이진카운터기반의 DEMUX를사용함으로써 DAC 동작속도에따라간단한로직변경을통해더많은컬럼구동을위한응용이가능하다. 3. 다중컬럼구동을위해높은정확도를갖는 Class-AB 증폭기기존의 class-ab 증폭기를본논문에서제안하는시분할기법과함께사용하는경우 [13~15], 그림 11과같이채널전하주입과입력단기생커패시턴스의 2가지문제점이발생한다. 첫번째는단일클록기반의다중컬럼구동시발생하는채널전하주입문제로 top-plate 샘플링을하는 24개증폭기각입력단으로 DAC 출력이순차적으로인가되는과정에서스위치오프동작시발생하여증폭기의선형성이감소하게된다. 이를최소화하기위해일반적으로 CMOS 스위치, 더미스위치, bottom-plate 샘플링구조등을사용할수도있으나, CMOS 스위치및더미스위치의경우신호범위가 rail-to-rail로동작하는본응용에서는신호크기및공정변화에민감한단점이있으며, bottom -plate 샘플링구조의경우추가적인클록을필요로하여본논문에서제안하는단일클록기반의시분할구동기법에는부적합하다. 따라서 top-plate 샘플링구조를사용하면서도채널전하주입을최소화하기 그림 13. source follower 기반의 class-ab 증폭기모의실험 Fig. 13. Simulated class-ab amplifier with a source follower. 위해, 모의실험을통해채널전하주입으로인한전압변화가 2.7Vpp의입력에서 10비트의 1/2LSB인 1.31mV 보다작도록 900fF 수준의샘플링커패시터를사용하였다. 증가된크기의샘플링커패시터로인해증폭기면적이일부증가하나, 컬럼구동회로면적의대부분을차지하는 DAC의유효면적이시분할기법을통해대폭감소함으로써전체컬럼구동회로의면적은상당히줄어든다. 두번째는증폭기입력단기생커패시턴스와두개입력단 AINP 및 AINN의서로다른정착시간으로인해발생하는비선형문제이다. 먼저, DAC 출력이연결되는증폭기의 AINP 노드는시분할기법을위해수십 ns 이내로정착한다. 그반면, 큰부하를가지는증폭기의출력단 OUTP 노드가연결되는 AINN 노드는전력소모의최소화를위해느린정착성능을가지고있다. 그결과로인해다소느리게변하는출력전압이입력단트랜지스터의게이트-소스커패시턴스 C GS 를통해샘플링이완료된입력으로전달되어최종증폭기의출력에오차를발생시킨다. 이와같은최종증폭기의출력오차를최소화하기위해본논문에서는간단한 source follower 입력단을추가한 class-ab 증폭기를그림 12와같이제안하였다. 기존의 common source 입력단만을가지는증폭기의경우, OUTP 신호의느린정착에따라 rail-to-rail 입력단인 (738)

2016 년 5 월전자공학회논문지제 53 권제 5 호 93 그림 14. 제안하는 DAC의전체칩및단위채널레이아웃사진 Fig. 14. Overall chip layout of the proposed DAC and a detailed unit DAC channel. 그림 15. 시제품 DAC의측정된 DVO (1:1 측정모드 ) Fig. 15. Measured DVO of the prototype DAC.

7 2016 년 5 월전자공학회논문지제 53 권제 5 호 93 그림 14. 제안하는 DAC의전체칩및단위채널레이아웃사진 Fig. 14. Overall chip layout of the proposed DAC and a detailed unit DAC channel. 그림 15. 시제품 DAC의측정된 DVO (1:1 측정모드 ) Fig. 15. Measured DVO of the prototype DAC. (1:1 measurement mode) M1-M4 각각의 C GS 로인해각입력단의 V GS 가변화하여빠르게정착해샘플링된 AINP 입력신호를오염시킨다. 이를방지하기위해간단한구조의 source follower 입력단인 M21-M24를추가하여증폭기입력 AINP와출력 OUTP를분리함으로써, 기생커패시턴스로인한증폭기출력의오차를최소화하였다. 제안하는 class-ab 증폭기의모의실험결과는그림 13과같고, 기존증폭기에시분할구동기법을적용하는경우증폭기입력신호에 5.21mV의오차가발생한다. 제안하는 source follower 입력단을사용한증폭기의경우 1/2LSB 인 1.31mV보다매우작은 0.05mV의오차만발생하여증폭기출력의정확도가향상된것을확인할수있다. 설계된증폭기의이득은 87.3dB, f -3dB 는 2.4MHz, 위상여유는 60.2 이며 2.7Vpp의입출력범위및최대 0.90μs의출력정착시간을가진다. Ⅳ. 시제품 DAC 제작및성능측정 제안하는시제품 DAC 는 0.18μm CMOS 공정을사용 그림 16. 시제품 DAC의측정된 DVO (1:24 측정모드 ) Fig. 16. Measured DVO of the prototype DAC. (1:24 measurement mode) 하여제작되었다. 시제품 DAC의전체칩레이아웃은그림 14와같고, 12개채널의 DAC와 24개의컬럼버퍼를집적한전체칩면적은 1.282mm 2 이다. 시제품 DAC의단위채널면적및유효채널면적은각각 0.058mm 2 및 0.002mm 2 이며, 3.3V의아날로그전원전압및 1.8V의디지털전원전압에서 6.08mW의전력을소모한다. 제안하는시제품 DAC의 deviation of voltage output (DVO) 은 1:1 및 1:24의두가지모드로측정을진행하였다. 첫번째 1:1 모드는총 12개의 DAC가각각의해당컬럼버퍼로연결되어 DAC간의출력전압변동을측정하며, 두번째 1:24 모드에서는하나의 DAC 출력이총 24개의컬럼버퍼에순차적으로입력되어시분할성능에따른출력전압변동을측정하였다. 그림 15는 1:1 모드의 DVO 측정결과이며, 디지털입력 Din이각각 , , 3FF 16 일때, 최대 DVO값은 30mV, 28mV, 30mV를나타낸다. 이때 0번컬럼을제외할경우최대 DVO값은각각 12mV, 11mV, 13mV로감소하여요구되는 DVO 최소사양인 10mV와근사한값을보인다. 이는레이아웃상왼쪽 (739)

8 94 AMOLED 컬럼구동회로응용을위한시분할기법기반의면적효율적인 10b DAC 김원강외 그림 17. 시제품 DAC의측정된정착시간 Fig. 17. Measured settling time of the prototype DAC. 그림 19. 전체 12-채널 DAC의등가회로 Fig. 19. Equivalent circuit of the entire 12-channel DAC. (a) 그림 18. 시제품 DAC의측정된 DNL 및 INL Fig. 18. Measured DNL and INL of the prototype DAC. 최외곽에배치된 0번채널이공정과정에서타채널들과다른환경에서제작되어다소다른특성을보이는것으로분석된다. 그림 16은 1:24 모드의 DVO 측정결과이며, 디지털입력 Din이각각 , , 3FF 16 일때, 최대 DVO값은 11mV, 11mV, 12mV를나타낸다. 그림 16의측정결과, 컬럼구동회로의면적을최소화하기위한시분할동작에따른단일고속 DAC의다중컬럼구동성능이요구되는 DVO 최소사양인 10mV 와근사한값을보인다. 제안하는시제품 DAC의정착성능은단일 DAC가24개의출력버퍼를구동하는 1:24 모드에서측정을하였다. 그림 17은디지털입력 Din이 에서 3FF 16 로변할때측정된 DAC의출력파형이다. 측정된 DAC의정착시간은약 62.5ns로써 24개컬럼을 2μs 동안구동하기위해요구되는 83.3ns보다작은여유있는값을나타낸다. 제안하는시제품 DAC의 differential non-linearity (DNL) 및 integral non-linearity (INL) 는그림 18과같이 V REFH =2.15V 와 V REFL =1.15V의기준전압범위에서 (b) 그림 20. I P 및 I N 부정합에따른 DNL 및 INL 모의실험패턴 : (a) I P=60μA, I N=50μA, (b) I P=50μA, I N=60μA Fig. 20. Simulated DNL and INL patterns due to a mismatch of I P and I N: (a) I P=60μA, I N=50μA, (b) I P=50μA, I N=60 μa. 각각 0.62LSB 및 5.93LSB의수준을보인다. 측정된 INL값이 5.93LSB로써요구되는사양에비해상대적으로큰오차를보이며, 오차원인은제안하는 DAC 구조에서두번째단의전류원부정합에따라첫째단저항열에서정확한 VH 및 VL 전압을생성하지못하기때문인것으로다음과같이분석되었다. 그림 19는 12개채널 DAC의등가회로이며, 이상적인경우첫번째단저항열에서선택되는 V HK 와 V LK 전압의차이는약 42mV이다. 이에따라두번째단 (740)

9 2016 년 5 월전자공학회논문지제 53 권제 5 호 95 표 1. 시제품 DAC 성능요약 Table1. Performance summary of the prototype DAC. (a) (b) Resolution 10bit Conversion Rate (DAC) 12MS/s Process 0.18μm CMOS Supply 3.3V (Analog) / 1.8V (Digital) Reference Range 1.15V to 2.15V Settling Time 62.5ns DNL / (LSB) INL / (LSB) Max. DVO 23mV 24 columns 1 column Channel Area 0.058mm 2 (=0.397mm 0.147mm) 0.002mm 2 (Effective) Static 83.33μA 3.47μA Power Total 6.08mW DAC Area for 4.640mm 2 (Estimated) 1920 Column (c) 그림 21. 정합특성을개선한 I P 및 I N 의 DNL 및 INL 모의 실험 패턴 : (a) I P=I N=60μA, (b) I P=I N=40μA, (c) I P=I N=80μA Fig. 21. Simulated DNL and INL patterns of improved matching property of I P and I N : (a) I P=I N=60μA, (b) I P=I N=40μA, (c) I P=I N=80μA. DAC의저항열에는전류원 I P 및 I N 으로부터각각 60μA의전류가공급되어야한다. 전류원 I P 및 I N 의오차에의해발생하는전류 I E,P 및 I E,N 은첫번째단저항열에서생성되는전압 V HK 및 V LK 전압에오차를발생시킨다. 이때 k는상위 6비트에의해서결정되며 0에서 63의값을가진다. 한편, 그림 20은두번째단전류원에오차가발생하였을때의 DNL 및 INL 모의실험결과이다. 그림 20(a) 는 I P=60μA이고 I N=50μA로써 I P 가 I N 보다클때의 DNL 및 INL 파형을나타낸다. 그림 20(b) 는 (a) 와반대로 I P=50μA이고 I N=60μA일때의결과를나타내며, INL의경우그림 20(a) 의결과에서상하가뒤바뀐파형을보여준다. 측정된 INL 파형은그림 20(a) 의모의실험과유사한패턴을보이며, 이는설계및제작과정에서두번째단전류원 I P 가 I N 보다큰오차가발생했기때문으로분석할수있다. 즉, 두번째단전류원 I P 및 I N 에서절대값오차가발생하더라도두전류원의상대적인정합특성이우수하여동일한오차를보일경우, INL 성능저하를최소화할수있다. 그림 21(a) 는 I P=I N=60μA로써두전류원에오차가발생하지않았을때의 DNL 및 INL 모의실험결과이다. 그림 21(b) 및 (c) 는각각 I P =I N =40μA, I P=I N=80μA로써두전류원에동일한오차 (±33%) 가발생하였을때의모의실험결과를나타내며, 이때 INL 모의실험결과는약 0.78LSB로그림 20과비교하여 INL 성능저하가감소된것을확인할수있다. 따라서, 제안하는 DAC의 DNL 및 INL 성능을향상시키기위해두번째단전류원 I P 및 I N 간의정합특성을개선해야한다. 이를위해 shallow trench isolation (STI), well proximity 등의공정영향과전원라인의저항성분에의한전압강하를최소화하는레이아웃기법및이를고려한포스트-레이아웃시뮬레이션검증이필요하다. (741)

10 96 AMOLED 컬럼구동회로응용을위한시분할기법기반의면적효율적인 10b DAC 김원강외 표 2. 최근발표된컬럼구동회로용 DAC 비교 Table2. Performance comparison of recently reported DACs for column driver IC. Resoluti on [bit] DAC Type Supply Voltage [V] Static Power [μa/col.] DNL/INL [LSB] Max. DVO [mv] DAC Area /1 column [mm 2 ] Process [CMOS] This Work 10 R-FR 3.3/ / μm TCAS1'10 [3] 8 R / μm JSSC'09 [8] 10 R-I** / μm ISSCC'11 [11] 10 R-FR / μm JSSC'12 [12] 10 R-FR / μm JSSC'14 [16] 10 R-C*** / μm **R-I : R DAC + Current Interpolation ***R-C : R DAC + Capacitor Interpolation 제안하는시제품 DAC의측정된성능을표 1에요약하였으며, 표 2에는기존에발표된컬럼구동회로용 DAC의성능을비교하였다. 시제품 DAC는 24개의다채널구동을위해각컬럼당요구되는 83.3ns 이하의 DAC 정착시간보다약 20ns 이상의여유가있는 62.5ns의정착시간을나타내며, 10비트해상도에서디스플레이패널의한컬럼을구동하는 DAC 채널유효면적이 0.002mm 2 로써타논문에비해경쟁력있는것을확인할수있다. 그반면 DNL 및 INL 성능의경우, 시제품 DAC 구조에서두번째단 DAC의전류원부정합으로성능저하를보이며, DNL 및 INL 성능을타논문수준으로향상시키기위해두번째단전류원의정합특성을개선할필요가있다. Ⅴ. 결론본논문에서는고해상도 AMOLED 패널의컬럼구동을위해저면적및고속의 R-FR 10비트 DAC를제안하였다. 제안하는 DAC는컬럼구동회로의소면적구현을위해시분할기법을적용하여하나의 DAC 채널이다중컬럼을구동함으로써고해상도컬럼구동회로의면적을최소화하였다. 또한, 롬구조의디코더를사용하여기존에많이사용되는트리구조의 RC 지연시간문제를최소화하고, 동시에 2단롬구조를사용함으로써디지털팬-인을감소시켜저항열 DAC의고속동작이가능하게하였다. 소면적 DAC 채널의구현을위해 2단저항열 DAC 구조에서주로사용되는단위-이득버퍼를간단한구조의캐스코드전류원으로대체하여증폭기로인한추가면적및오프셋부정합문제를감소시켰다. 또한, 다중컬럼구동에서연속으로동작하는출력버퍼의입출력 정확도를향상시키기위해충분한크기의샘플링커패시터및작은크기의 source follower 입력단을추가하여 top-plate 샘플링구조를가지면서도 10비트해상도에서정확도를유지하는 class-ab 증폭기를제안하였다. 다양한회로설계기법을적용하여 0.18μm CMOS 공정으로구현한 12채널시제품 DAC의전체칩면적은 1.282mm 2 이고, 단위채널 DAC의면적은 0.058mm 2 이다. 시분할기법을적용하여단위 DAC가 24개컬럼을구동할때의유효채널면적은 0.002mm 2 를차지한다. 본논문에서제안하는 DAC는기존의단조성이보장되는일반적인저항열기반의구조를이용하면서도소면적채널구현이가능하였다. 특히, 시스템의면적이중요한모바일제품응용시, 소면적 DAC 집적으로인해컬럼구동회로의면적및개발비용의저감을상당부분얻을수있을것으로예상된다. REFERENCES [1] K. Yoneda, R. Yokoyama, and T. Yamada, Development Trends of LTPS TFT LCDs for Mobile Applications, in Symp. VLSI Circuits Dig. Tech. Papers, pp , June [2] K. M. Kim, et al, One-Chip Driver IC for 16 Million Color WXGA LTPS TFT LCD Panel, in SID Symposium Dig. Tech. Papers, May 2008, vol. 39, no. 1, pp [3] C. W Lu, C. C. Shen and W. C. Chen, An Area-Efficient Fully R-DAC-Based TFT-LCD Column Driver, IEEE TCAS I: Regular Papers, vol. 57, no. 10, pp , Oct [4] J. H. Kim, B. D. Choi, and O. K. Kwon, 1-billion-color TFT LCD TV with full HD format, IEEE Trans. Consumer Electronics, vol. (742)

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28 저전력복합스위칭기반의 0.16mm 2 12b 30MS/s 0.18um CMOS SAR ADC 신희욱외 Ⅰ. 서론 Ⅱ. 제안하는 SAR ADC 구조및회로설계 1. 제안하는 SAR ADC의전체구조

28 저전력복합스위칭기반의 0.16mm 2 12b 30MS/s 0.18um CMOS SAR ADC 신희욱외 Ⅰ. 서론 Ⅱ. 제안하는 SAR ADC 구조및회로설계 1. 제안하는 SAR ADC의전체구조 Journal of The Institute of Electronics and Information Engineers Vol.53, NO.7, July 2016 http://dx.doi.org/10.5573/ieie.2016.53.7.027 ISSN 2287-5026(Print) / ISSN 2288-159X(Online) 논문 2016-53-7-4 c Abstract