<313220C0E5BCBAB1D92D DC0C720B0A8C1F620C1F5C6F8B1E2BFA1BCAD20B1E2BBFD20BCEEC6AEC5B020B4D9C0CCBFC0B5E520BFB5C7E220BAD0BCAE2E687770>

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1 한국산학기술학회논문지 Vol. 11, No. 2, pp , 2010 DDI DRAM 의감지증폭기에서기생쇼트키다이오드영향분석 장성근 1*, 김윤장 2 1 청운대학교디지털방송공학과, 2 매그나칩반도체 CE NED 팀 Analysis of effect of parasitic schottky diode on sense amplifier in DDI DRAM Sung-Keun Chang 1* and Youn-Jang Kim 2 1 Dept. of Digital Broadcasting & Electronics Engineering, Chungwoon University 2 Magnachip Semiconductor Ltd. CE NED team 요약본논문에서는버팅콘택 (butting contact) 구조를갖는 DDI DRAM소자의감지증폭기의입력게이트단의모든기생성분을포함한등가회로를제안하였다. 제안한모델을이용하여기생쇼트키다이오드가감지증폭기동작에어떤영향을미치는지분석하였다. 각각의불량가능성에대해감지증폭기가어떻게동작하는지분석하여단측불량특성의원인을규명하였다. DDI DRAM에서단측불량원인과불량률의온도의존성은감지증폭기의입력게이트단에형성된기생쇼트키다이오드형성에기인한것으로판단된다. 이러한기생쇼트키다이오드는게이트입력에기생전압강하를야기하게되고결국감지증폭기의노이즈마진을감소시켜단측불량률을증가시킨다. Abstract We propose the equivalent circuit model including all parasitic components in input gate of sense amplifier of DDI DRAM with butting contact structure. We analysed the effect of parasitic schottky diode by using the proposed model in the operation of sense amplifier. The cause of single side fail and the temperature dependence of fail rate in DDI DRAM are due to creation of the parasitic schottky diode in input gate of sense amplifier. The parasitic schottky diode cause the voltage drop in input gate, and result in decreasing noise margin of sense amplifier. therefore single side fail rate increase. Key Words : DDI, DRAM, single side fail.. Schottky diode, Noise margin 1. 서론 DDI(Display Driver IC) 는표시장치에글자나이미지등의영상이표시될수있도록구동신호및데이터를패널에전기신호로제공하는 IC(Integrated Circuits) 로서다양한방식의평판디스플레이구동에필요한핵심부품으로패널의종류에따라여러종류로개발되고있다. 최근평판디스플레이시장은저소비전력, 고집적, 다기능등의특성을요구하는모바일응용제품의디스플레이구동회로분야와대화면, 고해상도텔레비전응용제품분야의두시장이급속도로커지는양상을보이고있고, 하나의디스플레이패널에하나의시스템이집적되는 SOP(System on Panel) 에대한관심이고조되고있다. 평판디스플레이기술이발전하면서크기및해상도, 응답속도등이개선되면서평판디스플레이시장은 2010년까지연평균 8.22% 로꾸준히성장할것으로디스플레이서치에서예상하고있으며, 평판디스플레이생산량증가와고해상도패널비중의증가로 DDI시장은더큰폭으로성장할것으로기대된다 [1]. DDI IC 제조와관련하여칩의디자인룰도미세화가가속화되어칩원가절감이빠르게진행되고있다. 디자인룰의미세화로소자크기가작아짐에따라기존의소자구조로는해결하기어려운많은문제점이노출되고있으며, 이러한문제점을해결하고자쌍극폴리실리콘게이트 (dual-poly-si gate) 본논문은 2009 학년도청운대학교교내학술연구비지원에의해수행되었음. * 교신저자 : 장성근 (skchang@chungwoon.ac.kr) 접수일 09 년 10 월 09 일수정일 10 년 02 월 18 일게재확정일 10 년 02 월 24 일 485

2 한국산학기술학회논문지제 11 권제 2 호, 2010 CMOS(Complementary Metal Oxide Semiconductor) 기술이사용되어지고있다 [2-4]. 본논문은쌍극폴리실리콘게이트기술을사용하고 CMOS 감지증폭기게이트입력이버팅콘택구조를가진 DDI 소자를제조하는과정에실리사이드응집현상으로야기된기생쇼트키다이오드생성과그로인한단측불량의원인과문제점을분석하기위해감지증폭기의모든기생성분을포함한회로를모델링하여여러가지경우에대해불량원인을분석하였다. (R CS2), 플러그와겹친영역의접촉저항 (R C1, R C2) CoSi 2 의판저항 (R S1, R S2,R S3) 등의저항성분과 PN 다이오드와쇼트키다이오드성분으로구성된다. 2. 단측불량현상및원인분석 DDI DRAM 소자의단측불량특성은비트라인 (bit line, B/L) 을공유하는셀들에서비트 1과비트 0 중에특정비트불량이현저히많이나타나는현상이다. column 방향으로의 DRAM은그림 1과같이 DRAM 셀에감지증폭기 (sense amplifier, S/A) 회로와예비충전이퀄라이저 (precharge equalizer) 회로가비트라인방향으로연결된구조이다. [ 그림 2] 감지증폭기의입력게이트단면과기생성분 모든기생성분을포함한 CMOS 인버터의등가회로를그림 3에나타냈다. cell S/A Precharge [ 그림 3] 감지증폭기인버터의게이트입력단의기생성분을포함한등가회로 [ 그림 1] DRAM의 bit line(b/l) 방향의구조그림 1에보인회로구조에서 B/L선과 /B/L(bit line bar) 선의작은전압변동을증폭하여읽기속도를빠르게하는감지증폭기는감지속도를향상시키고레이아웃면적과전력소비를줄이는방향으로개발되고있다. 감지증폭기는쌍극폴리실리콘게이트구조의인버터회로로이루어져있고 NMOS와 PMOS 게이트입력이버팅콘택구조를하고있다. 그런데입력접촉창 (input contact) 영역의 n형불순물영역과 p형불순물영역이중첩되는구조에서, 인버터입력단에실리사이드불안정성에의해기생입력다이오드및쇼트키 (Schottky) 다이오드성분이존재할수있게됨을알수있다 [5]. 이경우감지증폭기의입력게이트단면과기생성분을모두그리면그림 2와같다. 모든기생성분을정리하면플러그와 CoSi 2 접촉저항 (R CS1), 플러그와접촉창의접촉저항 실리사이드판저항 (sheet resistance) 을측정한결과는표 1과같이측정온도에크게의존하지않고그값이매우작은것으로나타났다. 이것은만약 N + /P + 상에서실리사이드가제대로성장하기만한다면, 그림 3의등가회로에서 PN 접합다이오드와병렬로연결된판저항 (R S1, R S2,R S3) 이매우작아지기때문에다이오드부분의영향을무시할수있는바 NMOS 및 PMOS 영역의다이오드부분을제거할수있기때문에그림 4와같이 PN 접합다이오드를없앤단순화된등가회로를제안할수있다. 여기서그림 4는 PMOS 영역만을나타낸것이다. [ 표 1] 실리사이드의판저항 N + 게이트 3.0Ω/ 3.4Ω/ 4.1Ω/ P + 게이트 13.9Ω/ 13.4Ω/ 12.8Ω/ 486

3 DDI DRAM 의감지증폭기에서기생쇼트키다이오드영향분석 [ 그림 4] 실리사이드의작은면저항을고려한단순화된등가회로 CoSi 2 손실영역에서일어나는금속과실리콘반도체의직접적인접촉에서반도체의도핑농도가매우높을경우에는저항성접촉 (ohmic contact) 특성이나타나지만반도체의도핑농도가낮을경우에는쇼트키특성, 즉정류작용이나타나게된다. 그림 5는그림 4와같은회로모델링을이용하여쇼트키다이오드가감지증폭기동작에어떤영향을미치는지알아보기위하여감지증폭기인버터에서 CoSi 2 손실영역에따라 1) CoSi 2 가고루잘형성된경우 2) NMOS쪽에 CoSi 2 손실이생긴경우 3) PMOS쪽에 CoSi 2 손실이생긴경우 4) NMOS/PMOS 모두에 CoSi 2 손실이생긴경우등 4가지등가회로를나타내고있다. 각각의경우에대해감지증폭기가어떻게동작하는지분석하여단측불량특성의원인을해석하였다. 2.1 NMOS 단에쇼트키다이오드가형성된경우 그림 1에보인회로구조에서비트선에나타나는작은전압변동을외부에서충분히큰폭으로느끼기위해서는증폭작용이필요하며감지증폭기가이기능을수행한다. 그림 6은그림 1에보인회로에서 NMOS 단에쇼트키다이오드가형성된경우의감지증폭기부분만을다시그린것이다. 이두인버터의공급전압은 NMOS쪽의 SAN(GND) 과 PMOS쪽의 SAP(V DD) 이다. 여기서읽기동작은양쪽의비트선뿐만아니라데이터감지선 (SAN) 및재생선 (SAP) 모두공급전압의반 ( ) 으로놓인 상태에서시작한다 [6]. 그림 6에서쇼트키다이오드는항상양극 (anode) 쪽의전압이음극 (cathode) 쪽의전압보다높다. 즉신호가양극에서음극으로전달될때언제나일정량의전압강하를수반한다는것을의미하며, 여기서는 0.1[V] 전압강하를가정하였다. 그림 6과같이 NMOS 단에쇼트키다이오드가형성된경우를살펴보면, BL과 /BL가 (0.9 [V]) 로예비충전된후 BL이 Bit 0상태 로떨어지면 (BL이 0.9 [V]->0.8 [V]) NMOS 단의쇼트키다이오드에의한전압강하에의해 NMOS가완전히열린스위치 (OFF) 상태 (Foff) 가되므로정상동작을한다. 하지만 BL이 Bit 1상태가되면 (BL이 0.9 [V]->1.0 [V]) 쇼트키다이오드에의한전압강하에의해 NMOS가완전히닫힌스위치 (ON) 상태가되지못한경우 (Pon) 이므로 /BL의풀다운 (pull down) 동작이어렵게되므로 BL flip이나지연이가능하게된다. [ 그림 5] CoSi 2 손실위치에따른가능한 4 가지등가회로 [ 그림 6] NMOS 단에쇼트키다이오드가형성된경우의감지증폭기동작 487

4 한국산학기술학회논문지제 11 권제 2 호, PMOS 단에쇼트키다이오드가형성된경우 그림 7과같이 PMOS단에쇼트키다이오드가형성된 경우를살펴보겠다. BL과 /BL가 (0.9V) 로예비충전된후 BL이 Bit 0상태로떨어지면 (BL이 0.9 [V]->0.8 [V]) PMOS 단의쇼트키다이오드에의한전압강하에의해 PMOS가완전히닫힌스위치 (ON) 상태가되므로정상동작을한다. 하지만 BL이 Bit 1상태가되면 (BL이 0.9 [V]->1.0 [V]) 쇼트키다이오드에의한전압강하에의해 PMOS가완전히열린스위치 (OFF) 상태가되지못하게되므로 /BL의풀다운 (pull down) 동작이어렵게되므로 BL flip이나지연이가능하게된다. 2.3 NMOS/PMOS 단에쇼트키다이오드가모두형성된경우 그림 8과같이 NMOS/PMOS 양단에쇼트키다이오드 가모두형성된경우를살펴보겠다. BL과 /BL가 (0.9V) 로예비충전된후 BL이 Bit 0상태로떨어지면 (BL이 0.9 [V]->0.8 [V]) 쇼트키다이오드에의한전압강하에의해 PMOS는완전히닫힌스위치 (ON) 상태가되고 NMOS가완전히열린스위치 (OFF) 상태가되므로정상동작을한다. 하지만 BL이 Bit 1상태가되면 (BL이 0.9 [V]->1.0 [V]) 쇼트키다이오드에의한전압강하에의해 PMOS/NMOS 모두부분적으로닫힌스위치 (ON) 상태가되어감지증폭기가정상적으로동작하지않는다. 따라서, NMOS단이든 PMOS단이든 CoSi 2 손실에의해쇼트키다이오드가형성되기만한다면단측불량 (single side fail) 의가능성이높아지게된다. [ 그림 7] PMOS 단에쇼트키다이오드가형성된경우의감지증폭기동작 [ 그림 8] NMOS/PMOS 단에쇼트키다이오드가형성된경우의감지증폭기동작 [ 그림 9] 이상적 CMOS 인버터의출력특성과각동작영역 488

5 DDI DRAM 의감지증폭기에서기생쇼트키다이오드영향분석 NMOS PMOS 방정식 1 차단영역선형영역 2 포화영역선형영역 3 포화영역포화영역 4 선형영역포화영역 5 선형영역차단영역 [ 표 2] 이상적 CMOS 인버터의각동작영역과전류공식 [6] 보다더정량적으로해석해보기위해, 감지증폭기인버터의입-출력 (V in-v out) 특성을구해보도록하겠다. 표 2 는이상적 CMOS 인버터의 NMOS와 PMOS의각각동작영역의전류공식을나타내고있고, V out 단에서 NMOS 와 PMOS의전류가동일하다는사실을이용하면, V in 과 V out 의관계를구할수있다. 여기에 NMOS의문턱전압 (V tn) 과 PMOS의문턱전압 (V tp) 을각각 V tn=0.2v, V tp=-0.2v로놓고, (W/L) NMOS=(W/L) PMOS, μ e=2μ h 로놓으면아래와같은감지증폭기의입출력특성곡선을구할수있다. PMOS의채널폭을동일하게두어감지증폭기의입출력특성곡선의센싱여유도 (sensing margin) 가줄어들었다. 여기에기생쇼트키다이오드를포함하여감지증폭기특성을다시구해보자. 표 2에서 NMOS단에기생쇼트키다이오드의전압강하 (V drop) 성분을포함하여 Vin-Vout 특성을다시그리면그림 11과같이 data 1 의잡음여유도 (noise margin) 가감소하는것을알수있다. 이와유사하게 PMOS 단에혹은 NMOS/PMOS단모두에기생쇼트키다이오드가존재하면 data 1 의잡음여유도가감소한다. 종합하면텅스턴- 플러그 (W-plug) 하부의 CoSi 2 가손상되고, N+/P+ 의중첩에의해순도핑농도가감소한부분에텅스턴- 플러그가접촉되게되어기생쇼트키다이오드가형성되게되면감지증폭기의 data 1 쪽의잡음여유도가줄어들어단측불량의가능성이증가한다. 3. 저온불량률증가현상분석 [ 그림 10] 감지증폭기의입출력특성곡선정공 (Hole) 의이동도가전자의이동도보다작기때문에 PMOS의채널폭 (W) 를 NMOS의 2배로하여대칭적인인버터를구현하는것이일반적이나, 여기서는 NMOS와 단측불량특성의온도의존성을살펴보자. 쇼트키다이오드의전압강하는온도의함수이며, 온도가내려가게되면기생쇼트키다이오드의전압강하전압이증가한다 [7]. DDI DRAM 소자가저온에서동작할때기생쇼트키다이오드의역할이증가하기때문에불량률이증가할것을유추할수있으며이러한특성은측정결과와일치하였다. [ 그림 11] 기생쇼트키다이오드를포함한 CMOS 인버터의입출력특성곡선 489

6 한국산학기술학회논문지제 11 권제 2 호, 결론 버팅콘택구조를갖는인버터입력단의입력접촉창영역의 n형불순물영역과 p형불순물영역이중첩되는구조에서, 인버터입력단에실리사이드불안정성에의해기생입력다이오드및쇼트키다이오드성분이존재할수있게됨을알수있다. 이경우감지증폭기의입력게이트단의기생성분을모두정리하면플러그와 CoSi 2 접촉저항 (R CS1), 플러그와접촉창의접촉저항 (R CS2), 플러그와겹친영역의접촉저항 (R C1, R C2), CoSi 2 의판저항 (R S1, R S2,R S3) 등의저항성분과 PN 다이오드와쇼트키다이오드성분으로구성된다. 모든기생성분을포함한 CMOS 인버터의등가회로를그릴수있으며, N + /P + 상에서실리사이드가제대로성장한경우 PN 접합다이오드를없앤단순화된등가회로를제안하였다. 단순화된등가회로모델을이용하여쇼트키다이오드가감지증폭기동작에어떤영향을미치는지알아보기위하여감지증폭기인버터에서 CoSi 2 손실영역에따른 4가지등가회로각각의경우에대해감지증폭기가어떻게동작하는지분석하여단측불량특성의원인을규명하였다. DDI DRAM의단측불량원인과저온에서불량률이증가하는온도의존성은감지증폭기의입력게이트단에형성된기생쇼트키다이오드형성에기인한것으로판단된다. 이러한기생쇼트키다이오드는게이트입력에기생전압강하를야기하게되고결국감지증폭기의잡음여유도를감소시켜단측불량을일으킨다. 39, No. 4B., pp , [5] 장성근, 김윤장, "DDI DRAM에서의 Column 불량특성에관한연구 ", 제9권, 제6호, pp , 12월, [6] 김원찬, " 전자회로의이해 ", 대영사, pp , 8월, [7] S. M. Sze, "Physics of Semiconductor Device", John Willy & Sons, Inc., pp , 7월, 장성근 (Sung-Keun Chang) [ 종신회원 ] 1984년 2월 : 경북대학교전자공학과 ( 학사 ) 1993년 2월 : 포항공과대학교전자전기공학과 ( 석사 ) 1996년 8월 : 포항공과대학교전자전기공학과 ( 박사 ) 1996년 8월 ~ 2000년 2월 : 현대전자메모리연구소책임연구원 2000년 3월 ~ 현재 : 청운대학교디지털방송공학과 ( 교수 ) < 관심분야 > 반도체소자, 디스플레이 (Pixel 구동회로설계 ) 김윤장 (Youn-Jang Kim) [ 정회원 ] 참고문헌 [1] [2] B. Yu, D. H. Ju, W. C. Lee, N. Kepler, T. J. King and C. Hu, "Gate Engineering for Deep-Submicron CMOS Transistors", Electron Devices, Vol. 45, No. 6, pp , [3] A.H.M. Kamal, A.T. Obeidat, and T. Budri, "Suppressing boron penetration and cobalt silicide agglomeration in deep submicron p-channel metal-oxide-semiconductor devices", Journal of Vacuum Science & Technology B, Vol. 20, No. 1 pp , [4] Y. H. Kim, S. K. Chamg, S. S. Kim, J. G. Choi, S. H. Lee, D. H. Hahn, and H. D. Kim, "Characteristics of Dual Polymetal(W/WNx/Polysilicon) Gate Complementary Metal Oxide Semiconductor for 0.1μm Dynamic Random Access Memory Technology", Jpn. J. Appl. phys. Vol. < 관심분야 > 반도체소자 1984 년 2 월 : 한양대학교물리과 ( 학사 ) 1986 년 2 월 : 한양대학교물리학과 ( 석사 ) 2002 년 2 월 : 포항공과대학교전자전기공학과 ( 박사 ) 년 8 월 ~ 현재 : 매그나칩반도체 Technology Platform NED 팀 ( 수석연구원 ) 490