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- 종법 성
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1 B B.1 B.2 B.3 B.4 B.5
2 B.1 2 (Boolean algebra) An Investigation of the Laws of Thought on Which to Found the Mathematical Theories of Logic and Probabilities George Boole MIT Claude Sannon [SHAN38]. Shannon.. :. :,. (variable) (operation).. 1( : TRUE) 0( : FALSE). AND, OR, NOT, dot(.), (1) overbar( _ ). A AND B 5 A B A OR B 5 A 1 B NOT A 5 2 A AND 1 1. OR 1 1. (unary operation) NOT.. D 5 A 1 (B 2 C) A 1, B 0 C 1 D 1. D
3 B 0.. AND OR. AND dot. B C AND, A OR. A + B. C = A + (B. C) = A + BC B.1 (truth table).. B.1 XOR, NAND, NOR. XOR(exclusive-or) 1. NAND AND NOT, NOR OR NOT. A NAND B 5 NOT (A AND B) 5 2 AB A NOR B 5 NOT (A OR B) 5 A 1 B. B.2 (identity). AND OR (complementary), (dual). : ( 3
4 ),... A 1 (B C) 5 (A 1 B) (A 1 C) (DeMorgan s theorem),. A NOR B = 2 A AND 2 B A NAND B = 2 A OR 2 B B.2 A, B, C (1 0). B.2... AND, OR, NOT, NAND, NOR. B.2. (,, ). IEEE IEEE std 91. NOT (circle).., ( ). B.3. B.1 3, 4. X 1 Y 1 Z OR... (functionally complete set)... AND, OR, NOT AND, NOT OR, NOT NAND NOR 4
5 B AND, OR, NOT.. AND NOT AND NOT OR.. A 1 B 5 2 A 2 B A OR B 5 NOT((NOT A) AND (NOT B)) OR NOT AND. B.2 NAND AND, OR, NOT, B.3 NOR. NAND NOR.,.., 5
6 . B.3,., (gate delays). n 2 m 2.. : 2 n m. 6
7 B :. :... B.3. F 1 A, B, C. F 5 2 A BC A BC 1 ABC 2 (B.1) F 1, 1. (B.1) (Sum Of Products). B.4 AND, OR, NOT.. SOP 1 (true) 1. 0 true 1., F 5 (A 22 B 2 C ) (A 22 B C) (AB 22 C ) (AB 2 C) (ABC). (X Y Z) 5 2 X + 2 Y + 2 Z, F 5 (A B 1 C ) (A B 1 2 C ) (A B 1 C ) (A B 1 2 C ) (A B 1 2 C ) 7
8 5 (A 1 B 1 C) (A 1 B 1 C 2 ) (A 2 1 B 1 C) (A 2 1 B 1 C 2 ) (A 2 1 B 2 1 C 2 ) (B.2) (Product Of Sums), B.5., NOT.,.,., SOP POS SOP 1, POS 0.. SOP POS.. ( ).. (Algebraic simplification) (Karnaugh map) Quine-McKluskey B.2., (B.1). 8
9 B F 5 A 2 B 1 BC 2, F 5 B(A 2 1 C 2 ) B.6. (B.1) (observation).. (Karnaugh Map) (4 6 ). n 2 2 n (square). B.7a ,. 8,, ( B.7b). 4 B.7c 16. 9
10 . SOP, 1, NOT 0. B.7a AB 2, 1. 2 ( B.7a) AB A B. B.7b B.3., :., (B.3), (B.1). B.7d. A A 1., A A 0. B, C, D. 1,.., 1,. B.8a 1 2 A BC 2 D 2 A BCD.. 2 A BC 2 D 1 2 A BCD 5 2 A BD..,. B.8b c., 2 n (, 4, 8 ). B.8,. 8,. 10
11 B. 1. (1 ), 1, 2, 4, 8, (circle). 2.,..,,,., 1. 3.,,,, ;,. 11
12 B.3 B.9a. 1., 1. B.9b.,..,. don t care. d., 1 0. [HAYE88] : , , , ,..., , Binary Coded Decimal(BCD). B.4 4 BCD 1 4. modulo 10( 10 )., BCD don t care. B.10. d. Quine-McKluskey , 12
13 B , Quine-McKluskey.. 13
14 .. ABCD 1 ABC 2 D 1 ABC 2 D 2 1 AB 2 CD 1 A 2 BCD 1 A 2 BCD 2 1 A 2 BC 2 D 1 A 2 B 2 C 2 D,. (row) (term). (complemented variables).,,,,.... B.5.., 1, (index column) 10,..,, 0 1.,,.,,.... ( ), ( )., 2 A BCD 2 2 A BCD ABC..,. 2 A 2 C D ABC 2 ABD BC 2 D ACD 2 A BC BCD 2 A BD 14
15 B..,,., : BD...,. B.6 (matrix). (row) ( ). (column). (element), X.., X X (circle)., X X. X. X.,. ABC 2 1 ACD 1 2 A BC 1 2 A 2 C D.. Quine-McKluskey.. product. ABC + ABC AB., ABC 1 ABC 2 5 AB(C 1 2 C ) 5 AB,.,,.. 15
16 NAND NOR. NAND NOR.,. (B.3). F 5 B(A C ), F 5 B(A C ) 5 (A 2 B) 1 (BC 2 )., F = (A 2 B) (BC 2 ), B.11 NAND..,. B to-1. 4 D0, D1, D2, D3, F. (S1, S2) (select code). 16
17 B 4-to-1 B.7.., D0, D1, D2, D3. B.13 AND, OR, NOT. S1 S2 AND 0, S1 S2 AND. AND 0 1., OR 0, OR. 8-to-1 16-to-1. (routing). (PC). PC. 2 (binary counter): PC (instruction register): (direct address) 17
18 ALU : (displacement mode)., PC. PC. PC ( ). B ,. n 2 n. B
19 B. (address decoding) bit RAM 1 Kbyte.. Address Chip FF FF FF FF 3 8, RAM. B.16, 2-to-4., (demultiplexer)..,. B.17. n 2 n. 2 n AND. n, (0 1). 19
20 .. (Integrated Circuit, IC). 20
21 B B SSI(Small-Scale Integration). (PCB).,.,, ( )...,. PLA(programmable logic array). PLA () SOP(sum-of-products). PLA NOT, AND, OR. NOT AND. AND OR, OR. SOP. B.19(a) 3 8, 2 PLA. PLA, AND, AND OR,. PLA ( ). (intersection point) (fuse).. PLA Field-Programmable Logic Array(FPLA: ). (mask)., PLA. B.19b PLA. (memoryless).,,., - (Read-Only Memory, ROM). ROM (read)., 2 ROM 21
22 ,. ROM ( ) (). ROM. ROM OR. B.8 22
23 B ROM. 4, 4. B.20 4-to-16 4 OR 23
24 . PLA,., ROM. (arithmetic).. 2 (carry) B.9a... n.. B
25 B (multiple-bit adder) 1 3,. B.9b,. (Sum) 5 2 A 2 B C 1 2 A BC 2 1 ABC 1 AB 22 C (Carry) 5 AB 1 AC 1 BC B.22 AND, OR, NOT. B.23.,.,.,,. (carry lookahead). 25
26 4.. C 0 5 A 0 B 0 C 1 5 A 1 B 1 1 A 1 A 0 B 0 1 B 1 A 0 B 0 (B.4) (B.5),. C 2 5 A 2 B 2 1 A 2 A 1 B 1 1 A 2 A 1 A 0 B 0 1 A 2 B 1 A 0 B 0 1 B 2 A 1 B 1 1 B 2 A 1 A 0 B 0 1 B 2 B 1 A 0 B 0. SOP,... n n 2 1 OR 2 n 1 1 n AND. B , B.4. ROM,.,.., (current state)..,. -. -,. - (bistable),., - 1 (1-bit memory). -. (complement) 26
27 B, Q Q 2. S-R B.24 S-R - S-R (S-R Latch). S(set) R(reset) Q 2 Q, (feedback) NOR.,. S R 0, Q 0. NOR Q 5 0 S Q 1, NOR 2 Q 5 1 R 5 0 Q S 5 R 5 0., R 5 S 5 0 Q 5 1, 2 Q , Q (value). S R 1 0. Q 5 0, 2 Q 5 1, S 5 0, R 5 0. S 1, NOR S 5 1, Q 5 0, Dt 27
28 2 Q 5 0 ( B.25 )., NOR R 5 0, 2 Q 5 0. (Dt) Q 5 1. NOR S 5 1, Q 5 1, Q 0, S 5 1, R 5 0 Q 1., S 0. R. R 1, Q 2 Q Q 5 0, 2 Q Dt. S-R (truth table) (character table),. S-R, Q, B.10a. S 5 1, R 5 1 (Q 2 Q 0). B.10b. S-R B.10c. 28
29 B S-R - S-R. (asynchronous operation). (clock pulse). B.26. clocked S-R flip-flop. R S NOR. D - S-R - R S 1.. D -. B.27 D -. AND. D - - (data flip-flop),. D -.,. - (delay flip-flop), 0 1. J-K - - J-K -. S-R - 29
30 .. B.28 J-K -, B S-R -.. J set 1, K reset 0. 1 (toggle),. Q 1 J K 1 Q 0. B CPU. CPU. (parallel register) (shift register). 30
31 B 1... B.30 8 D -. load D11 D18. (multiplexer),. (serial). B.31, 5 D -. -.,. (serial I/O device interface). ALU (logical shift) (rotate). / (parallel read/write circuit). 31
32 . 1. n - 2 n CPU (program counter). (synchronous) (asynchronous) , CPU.. (ripple counter).. B.32 J-K - 4 (timing diagram). (propagation delay). - (Q 0 ). - (cascade).. - J K 1. Q. (falling edge) ; 32
33 B - (edge triggered flip-flop)., (transition) , 0001,..., 1110, 1111, 0000,..... CPU (synchronous counter) J-K -. - A, B, C, C. J, K ( B.33a).. A, B, C,. A, B, C, - A, B, C. B.33a J-K -. J K... ( ). (excitation table). B.33a., A B 0 C 0 1., 0 J 5 0 K don t care. 0 1 J 5 1, K 5 d.,. B.33a A, B, C J, K. 6. b 33
34 ., Ja( A - J ) Ja 5 BC. 6, c. B.5 [GREG98]. [STON96] 34
35 B. ; [MANO04] [FARH04]. FARH04 Farhat, H. Digital Design and Computer Organization. Boca Ratan: CRC Press, GREG98 Gregg, J. Ones and Zeros: Understanding Boolean Algebra, Digital Circuits, and the Logic of Sets. New York: Wiley, MANO04 Mano, M., and Kime, C. Logic and Computer Design Fundamentals. Upper Saddle River, NJ: Prentice Hall, STON96 Stonham, T. Digital Logic Techniques. London: Chapman & Hall, Problems B.1. a b c. 2 2 d. 2 2 B.2. a b. c. d. 2 2 B.3. a. b B.4. a. a. a. a. a. 2 2 a. 2 2 a. B.5. B.6. 35
36 B.7. B.8. a. b. c. d. B.9. B.10. B.11. B
37 B B.13. B.14. a. b. 37
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BE 8 BE 6 BE 4 BE 2 BE 0 y 17 y 16 y 15 y 14 y 13 y 12 y 11 y 10 y 9 y 8 y 7 y 6 y 5 y 4 y 3 y 2 y 1 y 0 0 BE 7 BE 5 BE 3 BE 1 BE 16 BE 14 BE 12 BE 10 y 32 y 31 y 30 y 29 y 28 y 27 y 26 y 25 y 24 y 23
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www.ebsi.co.kr 50 024 www.ebsi.co.kr 025 026 01 a 2 A={ } AB=2B 1 4 B a 03 æ10 yæ10 y 10000 y (log )( log y) Mm M+m 3 5 7 9 11 02 { -2 1} f()=-{;4!;} +{;2!;} +5 Mm Mm -21-18 -15-12 -9 04 a =1a«+a«=3n+1(n=1,
기본서(상)해답Ⅰ(001~016)-OK
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Experiment 5. Use of Generic Array Logic Abstract 본실험에서는임의의복잡한회로를구현하기위한방법으로수업시간에배운 Programmable Logic Device(PLD) 를직접프로그램하여사용해보도록한다. 첫째로, 본실험에서는한번프로그램되면퓨즈를끊는방향으로만수정할수있는 Programmable Array Logic을대신하여, 재생가능한
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<31312DB1E8BCB1BFEB4B494353323031322D30342D3230375F31C2F7BCF6C1A4B0CBC5E4BABB2E687770>
논문번호 12-37C-05-11 한국통신학회논문지 '12-05 Vol.37C No.05 광대역 전파방해환경에서 다중대역 GNSS 신호결합에 따른 검파성능 정회원 유 승 수 *, 종신회원 김 선 용 * Detection Performance for Combining Multiband GNSS Signals in Broadband Jamming Environments
슬라이드 1
보안회로설계 순차회로 Dong Kyue Kim Hanyang University dqkim@hanyang.ac.kr 조합과순차 조합회로 (combinational circuit) Memory가없다. 입력한값에따른출력 출력 = f ( 입력 ) 순차회로 (sequential circuit) Memory가있다. Memory에는회로의현상태가저장 출력은입력과현상태에의해결정
FARA PLC N70plus 시스템 사용자 메뉴얼
FARA PLC N70plus FARA PLC N70plus FARA PLC N70plus FARA PLC N70plus RUN h P U S H h i RUN PROG. ERROR COMM1 COMM2 REMOTE PROG. INITIALIZE (CPL9216A) (CPL9215A) FARA PLC N70plus CPL9215A CPL9216A CPL93023
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제 9 도는 6제어항목의 세팅목표의 보기가 표시된 레이더 챠트(radar chart). 제 10 도는 제 6 도의 함수블럭(1C)에서 사용되는 각종 개성화 함수의 보기를 표시하는 테이블. 제 11a 도 제 11c 도까지는 각종 조건에 따라 제공되는 개성화함수의 변화의
(19) 대한민국특허청(KR) (12) 특허공보(B1) (51) Int. Cl. 5 B66B 1/18 (45) 공고일자 1993년09월28일 (11) 공고번호 특1993-0009339 (21) 출원번호 특1989-0002580 (65) 공개번호 특1989-0014358 (22) 출원일자 1989년03월02일 (43) 공개일자 1989년10월23일 (30) 우선권주장
03-최신데이터
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GLOFA MASTERK !!!! 8 4 4 4 4 4!! 8 4 8 8 8 8 4 4 1 1 1 1 1 2 ± 1 1 3 2 + < < ± 2 1 2 DIN BS ( C) (µv) K NiCrNi NiCrNiAI 2000~12000 5891~48828 J PeCuNi 2000~8000 7890~45498 E NiCrCuNi 1500~6000 7297~45085
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리눅스 환경에서Solid-State Disk 성능 최적화를 위한 디스크 입출력요구 변환 계층 김태웅 류준길 박찬익 Taewoong Kim Junkil Ryu Chanik Park 포항공과대학교 컴퓨터공학과 {ehoto, lancer, cipark}@postech.ac.kr 요약 SSD(Solid-State Disk)는 여러 개의 낸드 플래시 메모리들로 구성된
PRO1_09E [읽기 전용]
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Verilog: Finite State Machines CSED311 Lab03 Joonsung Kim, joonsung90@postech.ac.kr Finite State Machines Digital system design 시간에배운것과같습니다. Moore / Mealy machines Verilog 를이용해서어떻게구현할까? 2 Finite State
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Copyright, 2011 H. Y. Kwak, Jeju National University. Kwak, Ho-Young http://cybertec.cheju.ac.kr Contents 1 프로그래밍 언어 소개 2 언어의 변천 3 프로그래밍 언어 설계 4 프로그래밍 언어의 구문과 구현 기법 5 6 7 컴파일러 개요 변수, 바인딩, 식 및 제어문 자료형 8
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논리회로기초요약 IT CookBook, 디지털논리회로 4-6 장, 한빛미디어 Setion 진수 진수표현법 기수가 인수, 사용. () = +. = 3 () () + + () +. () + + + () +. + () + - () +. + - () + -3 + -4 Setion 3 8 진수와 6 진수 8진수표현법 에서 7까지 8개의수로표현 67.36 (8) = 6
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6, Process concept A program in execution Program code PCB (process control block) Program counter, registers, etc. Stack Heap Data section => global variable Process in memory Process state New Running
목 차 1. 공통공시 총괄 1 2. 살림규모 6 2-1 세입결산 3 2-2 세출결산 5 2-3 중기지방재정계획 7 3. 재정여건 8 3 1 재정자립도 8 3 2 재정자주도 9 3-3 재정력지수 10 3-4 통합재정수지 11 4. 채무 및 부채 12 4-1 지방채무 현황
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1. 2. 3. 4. 1. ; + - & (22kW ) 1. ; 1975 1980 1985 1990 1995 2000 DC AC (Ferrite) (NdFeB; ) /, Hybrid Power Thyrister TR IGBT IPM Analog Digital 16 bit 32 bit DSP RISC Dip SMD(Surface Mount Device) P,
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모바일 Payment 대중화 실현된다 KT Payment 컨버전스 사업팀, 박장혁(parkjanghyuk@kt.com) 모바일 Payment란 모바일 신용카드, 모바일 교통카드, 폰빌, 가상계좌송금서비스, 전자 화폐, 바코드형 쿠폰, 멤버십, 상품권 등 온라인/오프라인에서 휴대폰을 통한 지불결제 를 통칭하는 것으로 스마트폰 확대에 따라 무선인터넷이 활성화되고,
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이중포트메모리의실제적인고장을고려한 Programmable Memory BIST 2010. 06. 29. 연세대학교전기전자공학과박영규, 박재석, 한태우, 강성호 hipyk@soc.yonsei.ac.kr Contents Introduction Proposed Programmable Memory BIST(PMBIST) Algorithm Instruction PMBIST
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서울특별시시 제2014-77호 도시관리계획[성내지구 지구단위계획구역 등 176개 구역 (민간부문 운영시행지침)] 결정(변경) 시 서울특별시 성내지구 등 176개소 지구단위계획구역 민간부문 운영시행지침 에 대하여 국토의 계획 및 이용에 관한 법률 제30조 및 같은법 시행령 제25조 규정에 따라 도시관리 계획결정(변경) 사항을 다음과 같이 시합니다. 2014년
27집최종10.22
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[8051] 강의자료.PDF
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FPS게임 구성요소의 중요도 분석방법에 관한 연구 2 계층화 의사결정법에 의한 요소별 상관관계측정과 대안의 선정 The Study on the Priority of First Person Shooter game Elements using Analytic Hierarchy Process 주 저 자 : 배혜진 에이디 테크놀로지 대표 Bae, Hyejin AD Technology
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Microsoft PowerPoint - VHDL12_full.ppt [호환 모드]
![Microsoft PowerPoint - VHDL12_full.ppt [호환 모드]](/thumbs/91/107569325.jpg "Microsoft PowerPoint - VHDL12_full.ppt [호환 모드]")
VHDL 프로그래밍 12. 메모리인터페이스회로설계 한동일 학습목표 ROM 의구조를이해하고 VHDL 로구현할수있다. 연산식의구현을위해서 ROM 을활용할수있다. RAM 의구조를이해하고 VHDL 로구현할수있다. FIFO, STACK 등의용도로 RAM 을활용할수있다. ASIC, FPGA 업체에서제공하는메가셀을이용하여원하는스펙의메모리를생성할수있다. SDRAM 의구조를이해한다.