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승원 길
6 years ago
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1 28 카디악페이스메이커용 0.8V 816nW 델타 - 시그마모듈레이터이현태외 논문 SD-1-5 카디악페이스메이커용 0.8V 816nW 델타 - 시그마모듈레이터 (A 0.8V 816nW Delta-Sigma Modulator Applicaiton for Cardiac Pacemaker ) 이현태 *, 허동훈 *, 노정진 ** (Hyuntae Lee, Donghun Heo, and Jeongjin Roh ) 요 약 이번논문은 implantable cardiac 페이스메이커의검출단로서저전압, 저전력단일-비트삼차델타-시그마모듈레이터를구현하였다. 1V이하의전원전압에서효과적으로동작하기위하여 distributed feedforward구조와벌크-드리븐 OTA를활용하였다. 설계된모듈레이터는 0.8V의전원전압에서 49dB의 dynamic range를가지면서 816nW의파워를소모하였다. 파워소모를획기적으로줄임으로서페이스메이커뿐만아니라제한된배터리에서동작하는 implantable 의료기기에서다양한활용이가능할것으로생각된다. 본모듈레이터의칩크기는 1000μm 500μm로서 0.18μm CMOS standard 공정으로제작되었다 Abstract This paper discusses theimplementation of the low-voltage, low-power, third-order, 1-bit switched capacitor delta-sigma modulator of the implantable cardiac pacemaker. The distributed, feed-forward structure and bulk-driven OTA were used in order to achieve an efficient operation under a supply voltage of 1V or lower. The designed modulator has a dynamic range of 49dB at 0.9V supply voltage and consumes 816nW of power. Such a significant reduction in power consumption allows diverse applications, not only in pacemakers, but also in implantable biomedical devices that operate with limited battery power. The core chip size of the modulator is 1000μm*500μm manufactured, with the 0.18μm CMOS standard process. Keywords : Delta-sigma modulator, bulk-driven OTA, cardiac pacemaker, analog-to-digital converter. Ⅰ. 서론 Cardiac 페이스메이커 (Pacemaker) 는심장의전기적활동신호를감지하는장치이다. 이장치는심장안쪽에심어진 lead connector를통하여심장박동수나리듬과같은심장의상태에대한정보를장치로전달하고이를통하여상태이상이나병에대한진단을내리고적절한대처를할수있게한다. 심장이너무느리게뛰거 * 학생회원, 한양대학교전자전기제어계측공학과 (Dep. of Electronic, Electrical, Control and Instrumentation Engineering, Hanyang Univ.) ** 정회원, 한양대학교전자컴퓨터공학 (Dep. of Electrical Engineering and Computer Science, Hanyang Univ.) 본연구는 ETRI SoC 산업진흥센터지원을받았습니다. 접수일자 : 2007년8월21일, 수정완료일 : 2008년1월4일 나멈췄을때전기적인자극을통하여정상상태로돌리는역할을한다 [1]. 본논문에서제안하는것은 cardiac 페이스메이커의검출단 (sensing stage) 에서쓰이는델타-시그마아날로그디지털변환기 (delta-sigma analog to digital converter) 이다. 특히델타-시그마모듈레이터는 cardiac 페이스메이커의검출단에적합한구조로보여진다. 이는낮은신호대역 (50Hz 250Hz) 에서비교적높은 dynamic range를가지면서도파워를적게소모할수있기때문이다 [2]. 델타-시그마모듈레이터에서얻어지는높은 signal to noise ratio (SNR) 은효과적으로 cardiac 신호를감지할수있게하고낮은 SNR로인하여발생할수있는오동작을줄여줌으로서전력소모도줄일수있는 (28)

2 2008 년 1 월전자공학회논문지제 45 권 SD 편제 1 호 29 장점을가지고있다 [3]. 또한, 페이스메이커의검출단을집적화함으로서회로를구성하는외부소자를감소시키고전체페이스메이커의크기를줄일수있게한것도 implantable 장치로서적합하다고할수있다 [4]. 이번논문은저전압, 저전력델타-시그마모듈레이터설계를위하여벌크-드리븐 (bulk-driven) 방식을사용하여 operational transconductance amplifier(ota) 를설계하였다. 일반적으로아날로그회로의경우전원전압의감소는회로의스피드감소와 dynamic range를감소시킨다. 때문에같은성능을유지하기위해서는보다많은전력소모를해야한다. 이와함께가장큰문제는문턱전압 (threshold voltage) 감소폭이크지않다는것이다. 문턱전압이감소하게되면누설전류 (leakage current) 가많이흐르게되고이는결국전체 noise floor level을제한하게된다 [5]. 때문에문턱전압의감소폭은전원전압의감소폭에비하여크지않고이는입력신호의크기를제한하는요소가된다. 이것이바로저전압에서아날로그회로를설계하는것을어렵게만드는주요원인중하나이다. 벌크-드리븐방식은입력신호를트랜지스터의게이트 (gate) 가아닌벌크 (bulk) 에인가함으로서전원전압의감소에따른문제점들을효과적으로해결하였고결과적으로전체모듈레이터의파워소모를획기적으로줄였다. 이를통하여제한된배터리에서동작하는 implantable 장치가보다오랜시간동안동작하게하는것을가능하게하였다. 이밖에도저전압동작에서나타나는문제점들을보완하기위한 distributed feedforward 델타-시그마모듈레이터의구조와 bootstrap 회로에대해서소개하고있다. 그리고구현된칩의측정결과와이를바탕으로결론에서전체내용을요약하였다. Ⅱ. 본론 X(z) b4 b1 z -1 a1z -1 a3z -1 1-z -1 a2 1-z 1-z -1-1 Y 1 (z) Y 2 (z) Y 3 (z) g1 b2 b3 E(z) 1 bit DAC V(z) 그림 1. Distributed feed-forward 델타-시그마 모듈레이 터 Fig. 1. Distributed feed-forward delt-sigma modulator. 드 (feed-forward) 구조와피드백 (feedback) 델타-시그마모듈레이터구조의가장큰차이점은입력신호가피드포워드패스를통하여단일-비트양자화기 (quantizer) 로바로들어간다는것이다. 델타-시그마모듈레이터의전달함수는다음과같다. (1) 이식에서 V(z) 는모듈레이터의출력이고 U(z) 는입력신호, E(z) 는양자화잡음값을각각나타낸다. 일반적인피드백구조에서는신호전달함수 (signal transfer function) 인 STF(z) 는지연된값을가지는데반하여그림1에나타난 DFF구조는피드포워드신호패스를모듈레이터의루프에삽입함으로서 STF(z) 의값을 1로만들수가있다. 결과적으로모듈레이터의출력은모든주파수대역에서지연이나필터링이없는입력신호의값을그대로얻을수있다 [7]. STF(z) 와 NTF(z) 의값을통하여각적분기의출력 Y 1 (z), Y 2 (z), Y 3 (z) 값을구하면다음과같다. (2) (3) 1. 델타시그마구조그림 1은본논문에서사용된구조를나타내었다. 제시된모듈레이터는 distributed feed-forward(dff) 단일비트 3차델타-시그마구조로서스위치-커패시터방식의 3개의적분기로구성되어있다. 저전압에서의델타-시그마모듈레이터의성능향상을위한키포인트는보다넓은입력전압범위를가지는것과작은적분기출력스윙을가지는것이다 [6]. 때문에본논문에서는 DFF 구조를사용하였다. 피드포워 (4) 위의식은입력신호가적분기의출력에아무런영향을미치지않는다는것을알려준다. 따라서루프필터내에는양자화잡음성분만이남아있게되게되고이는적분기의출력스윙을감소시키는역할을하게된다. 그림 2는 -4dB의크기로 Hz의사인 (sine) 파형의신호를입력하였을때각적분기의출력파형을나타낸것이다. 각적분기의출력값이기준 (reference) 전 (29)

3 30 카디악페이스메이커용 0.8V 816nW 델타 - 시그마모듈레이터이현태외 (5) 위의조건은 1V 이하의동작에서도적용가능하다. 하지만 PMOS 입력단의 common mode range(cmr) 를살펴보면다음과같다. (6) (7) 이번논문에서사용된공정의 PMOS 문턱전압의값 그림 2. 적분기출력파형 Fig. 2. Integrator outputs. 압의 30% 를넘지않는것을확인할수있다. 앞에서언급했듯이루프필터내에서입력신호를처리하지않음으로서적분기의출력신호가입력신호의고조파왜곡 (harmonic distortion) 성분에영향을받지않고 OTA의비선형성에의한영향을감소시킬수있게된다 [8]. 때문에피드포워드구조에서는앰프의 DC-이득이 30dB 이상일경우에왜곡성분들을상당부분억제할수있다 [8]. 이를통하여게이트-드리븐 (gate-driven) 방식에비하여상대적으로 DC-이득이낮은벌크-드리븐방식의단점을보완할수있다. 또한출력스윙의크기가일반적인피드백구조에비해작기때문에 OTA의제한된출력스윙범위에서동작하기위한추가적인커패시터 scaling을하지않아도된다. 이는불필요한커패시터의크기를증가시키지않음으로써칩크기를줄일수있을뿐만아니라큰커패시터를구동하기위한불필요한전력소모를줄일수있는장점을가지고있다. 2. 회로구현가. 벌크-드리븐 operational transconductance amplifier(ota) 낮은전원전압에동작하는 OTA를구현하기위하여벌크-드리븐 (bulk-driven) 방식을사용하였다. 저전압에서동작하는 OTA에서가장중요한부분은입력단이다. 신호처리를위해서입력단의 MOSFET 은반드시 strong inversion으로켜져있어야만한다. 입력단의정상동작을위해서전원전압은다음의조건을만족해야한다. 이 450mV인것을고려하였을때 1V 이하의전원전압에서는 PMOS 입력단의 CMR이상당히작은값을가지거나값이없을수도있다는것을알수있다. 이러한문턱전압에의한입력신호스윙폭의제한은결과적으로회로설계상의많은어려움을가져온다. 이러한단점을보완하기위해벌크-드리븐방식을사용하였다. 그림 3은게이트-드리븐방식과벌크-드리븐방식을나타내고있다. 벌크-드리븐회로의동작원리를간단하게살펴보면다음과같다. 게이트와소스간의전압은 MOSFET 을 strong inversion에서동작시키기에충분한 DC 바이어스를인가하고입력신호를벌크와소스사이에인가한다. 벌크에걸린전압변화에의하여드레인과소스사이에전류가변화하게되는데이는전계효과트랜지스터 (junction field effect transistor(jfet)) 의특성과유사하다. 결과적으로높은입력임피던스를가지는공핍형소자 (depletion mode device) 의특성을얻을수있다 [9]. 벌크-드리븐회로가가지고있는가장큰장점은신호를벌크로입력함으로서문턱전압에의한제한을받지않고 MOSFET 의공핍특성을이용하여전류를조정할수있다는것이다. 또한소스전압을기준으로양의 VIP Vbias M1G M0 (a) I M2G VIN Vbias VIP M1B M0 VSS (b) I VIN M2B 그림 3. (a) 게이트-드리븐방식 (b) 벌크-드리븐방식 Fig. 3. (a) Gate-driven approach (b) Bulk-driven approach. (30)

4 2008 년 1 월전자공학회논문지제 45 권 SD 편제 1 호 31 VCC Vb0 M0 I tail I M9 I M9 M10 M10 Vb4 VCM Φ 2d C1 Φ 2d Vb1 M7 Vb3 M8 Φ 1d C2 Φ 1d VIP V S,tail M1 M2 VSS VIN Voutn M5 Vb2 M6 Voutp Voutn Voutp C2 VCMC X Y Φ 1d C1 Φ 1d Vb1 M3_1 M3 VCMC M4 VSS Folded- cascode OTA circuit 그림 4. Fully differential folded-cascode OTA Fig. 4. Fully differential folded-cascode OTA. M4_1 Φ 2d Φ 2d VCM Vb1 Common mode feedback circuit 방향과음의방향으로모두신호를입력할수있어서저전압설계에서다른구조에서는얻을수없었던넓은범위의입력을가능하게할수있다. 벌크-드리븐회로는몇가지단점도가지고있는데그중가장하나는보디트랜스컨덕턴스인 Gmb가일반적인게이트트랜스컨덕턴스 Gm에비하여 3-4배정도더작은값을가지는것이다. 때문에 DC-이득값이상대적으로작게되고대역폭역시게이트-드리븐에비하여더작은값을가지게된다. [5] 이와더불어 MOSFET 의전이주파수 (transition frequency) 의감소도단점중에하나이다. 일반적인게이트-드리븐의전이주파수는 (8) 의값을가지게된다. 이때벌크-드리븐의전이주파수는약다음의값을가지는것을알수있다 [9]. (9) 위의식에서벌크-드리븐회로의전이주파수는게이트-드리븐회로에비하여약 10% 이하의값을가지고있다. 따라서벌크-드리븐방식은고속시스템에적합하지않는것을알수있다. 또한벌크-드리븐회로를설계함에있어서벌크쪽 의큰전압은기생 BJT를동작시켜서 latch up이발생할수있다는것을염두에두어야한다. 이를방지하기위해시뮬레이션을통하여적절한입력전압범위를확인하였다. 벌크-드리븐방식은각각의벌크에다른전압을인가해주기때문에 N타입과 P타입의 MOSFET 전체를사용하기위해서는 twin well 공정을사용해야한다. 하지만일반적인 CMOS 공정에서는 N-well을사용한 P-channel MOSFET 밖에사용할수가없기때문에본논문에서는 PMOS 입력단을이용하여 OTA를설계하였다 [10]. 그림 4는이번에설계한 OTA의구조로서벌크-드리븐방식을이용한 folded-cascode differential OTA와 differentail OTA를위한스위치-커패시터방식의 common mode feedback(cmfb) 회로를나타내었다. 먼저 OTA를살펴보면앞서서설명한바와같이입력신호를게이트가아닌벌크로인가함으로서문턱전압에의한제한을없애고넓은범위의입력 CMR을가질수있게하였다. 입력단의게이트는트랜지스터를켜줄수있을만큼의충분한크기의 DC 전압으로서 VSS를인가하였다. 벌크-드리븐입력단을통해서생성된전류는입력트랜지스터의드레인을통해출력단의 cascode 트랜지스터 (M5,M6) 입력으로들어가게된다. 이때 PMOS의차동전압입력단의트랜스컨덕턴스값은다음과같이표현된다 [9]. (31)

5 32 카디악페이스메이커용 0.8V 816nW 델타 - 시그마모듈레이터이현태외 여기서 (10) DC-이득의감소를보완하기위해서이다. 이때발생하는 headroom에의한출력스윙의감소는모듈레이터를 DFF 구조로사용함으로서단점을보완하였다. OTA의전체이득은다음과같이표시할수있다. (11), 는 body effect 계수로서 0. 2~0.4V 1/2 값을가지고 은트랜지스터의이동도 (mobility) 과게이트커패시턴스 와의곱의값이다. V S,tail 은입력단소스의전압값이다. Vin은 MOSFET 의벌크로들어가는입력전압으로서양방으로입력이가능하고이를통하여입력단의전류를조절할수있게된다. 0.8v 전원전압에서는기생 BJT를동작시킬만큼의과도한바이어스전압이가해지지않으므로입력단의 CMR은 0에서 0.8V까지의 rail to rail 동작이가능하다. 출력단에 cascode를사용하는이유는게이트-드리븐에비해상대적으로낮은트랜스컨덕턴스로인한 여기서 는트랜지스터의출력저항값이다. 그림 5와표 1은설계된 OTA의성능을나타내고있다. OTA의성능을측정하기위해유효부하 (effective load) C Leff 를사용하였다 [11]. OTA의입력단은차동입력단 (differential input pair) 를사용하였다. 차동증폭기는공통형잡음 (common mode noise) 의제거에월등한성능을보이고추가적으로출력스윙의크기가 3dB 커지는장점을가지고있다. 하지만피드백을통하여출력공통 (common mode) 전압의크기를정의할수없는단점을가지고있다. 때문에 CMFB을위한추가적인회로가필요로하게된다. 그림 4의왼편은스위치-커패시터방식의 CMFB 회로이다. 이회로는 OTA의출력전압 Voutp와 Voutn을감지하여그전압을저장하였다가공통기준전압 VCM과의비교를통하여오차의발생을 VCMC 로출력하게된다. CMFB 회로의출력 VCMC는 OTA 의 M3와 M4의게이트로인가되고이를통하여출력단의전류량을조절함으로서출력공통전압의값을일정하게유지시켜준다. 스위치-커패시터 CMFB 회로는적은소모전력으로빠른동작이가능하고피드백앰프의입력에서의신호스윙의제한이없는장점을가지고있다 [12]. 그림 5. OTA 개-루프이득및 phase margin Fig. 5. OTA open-loop gain and phase margin. 표 1. OTA 회로수행특성 Table 1. OTA circuit performance. Parameter OTA Power supply 0.8V DC gain 45dB Phase Margin 90 Unit Gain Frequency 49KHz Effective Load Capacitor 680fF Power Consumption 400nW Fabrication 0.18μm Pmos Vth 450mV Nmos Vth 430mV 그림 6. 피드백루프이득및 phase margin Fig. 6. Feedback loop gain and phase margin. (32)

6 2008 년 1 월전자공학회논문지제 45 권 SD 편제 1 호 33 표 2. CMFB 회로수행특성 Table 2. CMFB circuit performance. Parameter DC gain Phase Margin Unit Gain Frequency Effective Load Capacitor Voutp, Voutn VCM VCMC NMOS Vth CMFB 57dB KHz 680fF 400mV 400mV 485mV 430mV 이때 CMFB 회로의루프이득에의한안정성 (stability) 도반드시확인해봐야한다. 특히벌크-드리븐의경우벌크로들어가는입력신호에의한차동증폭기의이득보다피드백트랜지스터의게이트로들어가는피드백전압으로인한루프이득이높은경우가많다. 차동증폭기와피드백루프의 phase crossover 지점이거의같을때안정성문제가발생할수있다. 이러한문제점을해결하기위해서 M3_1,M4_1을통하여피드백이되는트랜지스터의전류는나누어줌으로서피드백루프이득을떨어뜨릴수있다. 그림 6은피드백루프의이득과 phase margin을나타내고있다. 차동증폭기보다높은이득을가지고있지만이때 phase margin은 86 로서 CMFB을통한루프-이득에서안정성문제가없음을알수있다. 표 2는 CMFB 회로의수행특성을나타내고있다. 나. Bootstrap 회로 그림 7은 Bootstrap 회로이다. 스위치-커패시터적분기회로에서증폭기의성능못지않게중요한것이샘플-홀드 (sample and hold) 회로이다. 샘플-홀드회로에서일반적으로트랜스미션게이트 (transmission gate) 가사용된다. 트랜스미션게이트 는 NMOS와 PMOS를병렬연결하여사용한다. 이를통하여입력신호의크기에상관없이신호전달을가능하게한다. 이때스위치의입력과출력사이의저항은 로나타낼수있다. on 저항으로서식은다음과같다. R on 은트랜지스터의 (12) 위의식에서확인할수있듯이 Ron은스위치의오버드라이브전압 (overdrive voltage (Vov)) 의영향을받는다. 스위치의게이트로인가되는전압은 NMOS의경우전원전압 VDD, PMOS의경우접지 (ground) 가사용된다. 때문에저전압에서는낮은 Vov를가질수밖에없고따라서 on-저항은큰값을가지게된다. 이때 Ron을낮추기위해큰 aspect ratio를사용하는것은 charge injection, clock feedthrough에의한잡음성분이증가하게되므로바람직하지않다. 특히전원전압의크기가 Vthn+ Vthp 의크기보다작을때는양쪽의트랜지스터가모두꺼지는구간이발생하게되고입력신호를전달할수없게된다. 이는심각한성능저하의원인이된다. 또한입력신호의작은변화에도 on 저항의변화의폭이크므로저전압에서트랜스미션게이트의사용은바람직하지않다. 이를보완하기위해서사용된회로가바로 bootstrap 회로이다 [13]. bootstrap 회로는단일스위치의게이트로전원전압의두배의전압을공급하여줌으로서스위치가보다많은 Vov를얻을수있고입력신호의크기에따라스위치가꺼지는단점을없앨수있다. 또한모듈레이터가동작하는전압범위안에서낮은 on 저항을가지고있으므로트랜스미션게이트보다효율적이다. Bootstrap 회로는신호의변화폭이큰적분기의입력스위치에사용되었고 신호를 boosting 하였다. VDD M1 M5 M6 M2 M3 Vout() 다. 모듈레이터그림 8은본논문에사용된스위치-커패시터델타- 시그마모듈레이터의전체회로도를나타낸것이다. 각각의적분기에사용된 OTA는저전압에서도보다 VSS M4 넓은입력 CMR을가질수있는벌크-드리븐방식을적용하였다. 이를통해아날로그-디지털변환기를보다효과적으로구현할수있도록하였다. DAC는 dual 그림 7. Bootstrap 회로 Fig. 7. Bootstrap circuit. reference 방식을사용하였다. positive와 negative 기준전압은각각 VCC와접지를사용하여서따로기준전압을생성해야하는번거로움을줄였다. (33)

S2 C I2 C S3 C I3 Cb3 Cg Cb2 Cb1 Cb4 그림 8. 단일-비트삼차스위치-커패시터델타-시그마모듈레이터 Fig. 8. 1-bit third order switched capacitor delta-sigma modulator. Ⅲ. 측정결과그림 9는 1-poly 4-metal 0.18μm 공정에서제작된칩사진이다.

7 34 카디악페이스메이커용 0.8V 816nW 델타 - 시그마모듈레이터이현태외 Cb4 Cb1 Cb2 Cg -VREF +VREF A C S1 C I1 C S2 C I2 C S3 C I3 Cb3 INP1 INN1 OUT_N1 OUT_N2 OTA1 OTA2 OTA3 OUT_P1 OUT_P2 OUT_N3 OUT_P3 d SR Latch A B +VREF C S1 B -VREF C I1 C S2 C I2 C S3 C I3 Cb3 Cg Cb2 Cb1 Cb4 그림 8. 단일-비트삼차스위치-커패시터델타-시그마모듈레이터 Fig bit third order switched capacitor delta-sigma modulator. Ⅲ. 측정결과그림 9는 1-poly 4-metal 0.18μm 공정에서제작된칩사진이다. PAD를제외한코어칩 (core chip) 의크기는 1000μm 500μm이다. 이번레이아웃 (layout) 에서는디지털잡음에의하여민감한아날로그블록 (block) 이영향을받지않도록디지털블록과아날로그블록을분리시켜놨다. 코어를기준으로왼편에는아날로그신호패스를위치시키고디지털신호패스는오른쪽으로위치시켜서아날로그신호라인과디지털라인의거리를벌였다. 이렇게서로겹치는부분을제거함으로서디지털신호가미치는 영향을최소화하였다. 또한아날로그블록과디지털블록은각기다른전원전압과접지를사용하고각각의적분기는모두가드링 (guard ring) 으로둘러쌈으로서잡음성분으로부터격리를꾀했다. 커패시터는적분커패시터와샘플링커패시터의비율을맞추기위해단위커패시터 (unit capacitor) 를통한 common-centroid를하였다. 공정상의미스매치 (mismatch) 를최소로하여전체모듈레이터가보다정확한동작을할수있게하였다. OTA의내부트랜지스터역시 common-centroid를통하여미스매치에의한잡음발생을줄이도록하였다. 그림 10은로직분석기를사용하여측정한데이터값 Int3 Int2 Int1 Bootsrap CLK_gen Summing circuit Quantizer 그림 9. 칩사진 Fig. 9. Chip microphotograph. 그림 10. 측정된모듈레이터출력 FFT Fig. 10. Measured modulator output FFT. (34)

8 2008 년 1 월전자공학회논문지제 45 권 SD 편제 1 호 35 표 3. Figure of Merit(FOM) 비교 Table 3. Comparison of Figure of Merit(FOM). [15] 의경우 modulator 와 filter 전체의파워소모를 0.5μW 로계상하였음. FOM(Figure-of-merit) Architecture BW DR Supply P OSR (Hz) (db) voltage(v) (μw) Process FOM single opamp based [14] μm CMOS 127 3rd SC [15] μm CMOS rd SC [4] μm CMOS rd SC [this work] μm CMOS Ⅳ. 결론 그림 11. 측정된 SNR과 SNDR Fig. 11. Measured SNR and SNDR. 을바탕으로구성한 FFT이다. 샘플의개수는 64K를사용하였다. 모듈레이터출력의 FFT 파형을통해서잡음성분들이신호대역바깥으로밀려나는 noise shaping 을확인할수있다. 설계된델타-시그마모듈레이터는 250Hz의신호대역에서 10kHz의클럭주파수로동작하였다. 입력신호는신호대역에서안에서삼차고조파 (third harmonic) 성분을관찰할수있도록 Hz의주파수를사용하였고출력대비 -4dB의크기를가지고있다. 파워소모는 816nW로측정이되었으며이때의 SNR은 48.46dB SNDR은 48.19dB를나타내었다. 그림 11은전체모듈레이터의 dynamic range를나타낸것이다. 측정한전체 dynamic range는 49dB의값을얻을수있었다. 표 3은 state-of-the-art 회로들의비교를보여준다. 설계된모듈레이터는동작전압, 파워, Figure-of-merit (FOM) 등종합적인면에서매우우수한성능을보여주고있다. 사용된 FOM 식은아래와같다 [7]. (13) 본논문에서 cardiac 페이스메이커에사용되는델타- 시그마모듈레이터를제안하였다. 0.8V의전원전압에동작하는모듈레이터를구현하기위해서 DFF 구조가사용되었다. 또한 OTA에벌크-드리븐방식을사용함으로서저전압에서동작하는회로를설계하였다. 이전의 implantable 페이스메이커용으로사용된델타-시그마모듈레이터에비하여파워소모를반이하로줄이면서비슷한성능을유지하였다. 전체칩의파워소모는 816nW로서페이스메이커의배터리사용기간을상당히향상시킬수있을것으로기대된다. 이는 cardiac 페이스메이커뿐만아니라다른의료기기에서도매우유용하게활용될것으로기대된다. 참고문헌 [1] L. S. Y. Wong, S. Hossain, A. Ta, J. Edvinsson, D. H. Rivas and H. Naas, A Very Low-Power CMOS Mixed-Signal IC for Implantable Pacemaker Application, IEEE J. Solid-State Circuits, vol.39, pp , Dec [2] A. Gerosa, A. Novo and A. Neviani An Analog Front End for the Acquisition of Biomedical Signals Fully Integrated in a 0.8μm CMOS Process, in Southwest Symp. Mixed-Signal Design, Feb. 2001, pp [3] J. Neves Rodrigues, V. Owall and L. Sornmo, QRS Detection for Pacemakers in a Noisy Environment Using a Time Lagged Artificial Neural Network. in Proc. IEEE Int. Symp. Circuits and Syst., vol. 3, 2001, pp [4] A. Gerosa and A. Neviani A 1.8μW Sigma-Delta modulator for 8-Bit Digitization of Cardiac Signal in Implantable Pacemakers Operating Down to 1.8V, IEEE trans. Circuits and Syst., Ⅱ, vol. 52, pp , Feb (35)

36 카디악페이스메이커용 0.8V 816nW 델타 - 시그마모듈레이터이현태외 [5] S. S. Rajput and S. S. Jamuar, Low Voltage Analog Circuit Techniques, in IEEE Circuits and Syst. Mag., vol. 2, First quarter 2002, pp. 24-42. [6] A. L. Coban and P.

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9 36 카디악페이스메이커용 0.8V 816nW 델타 - 시그마모듈레이터이현태외 [5] S. S. Rajput and S. S. Jamuar, Low Voltage Analog Circuit Techniques, in IEEE Circuits and Syst. Mag., vol. 2, First quarter 2002, pp [6] A. L. Coban and P. E. Allen, A New Fourth-Order Single-Loop Delta-Sigma Modulator for Audio Applications, in Proc. IEEE Int. Symp. Circuits and Syst., vol. 1, May 1996, pp [7] R. Schreier, Understanding Delta-Sigma Data Converters. New York : WILEY/IEEE Press, [8] L. Yao, M. Steyaert and W. Sansen, A 1-V, 1-MS/s, 88-dB Sigma-Delta Modulator in 0.13μ m Digital CMOS Technology, in Proc. Symp. VLSI Circuits Dig. Tech. Papers, June 2005, pp [9] B. J. Blalock, P. E. Allen, G. A. Rincon-Mora, Designing 1-V Op Amps Using Standard Digital CMOS Technology, IEEE Trans. Circuits and Syst. Ⅱ, vol. 45, pp , July [10] Y. Haga and H. Zare-Hoseini, Design of a 0.8 Volt Fully Differential CMOS OTA Using the Bulk-Driven Technique, in Proc. IEEE Int. Symp. Circuits and Syst., vol. 1, May 2005, pp [11] J. Adut, J. Silva-Martinez and M. Rocha-Perez, A 10.7MHz Sixth-order SC Ladder Filter in 0.35μm CMOS Technology, IEEE Trans. Circuits and Syst., vol. 53, Aug. 2006, pp [12] R. Jacob Baker, CMOS Circuit Design, Layout, and simulation: IEEE Press, [13] T. B. Cho and P. R. Gray, A 10 b, 20Msample/s, 35mW Pipeline A/D Converter, IEEE J. Solid-Stage Circuits, vol. 30, pp , March [14] V. S. L. Cheung and H. C. Luong, A 0.9V 0.5μ W CMOS Single-Switched Op-Amp Signal- Conditioning System for Pacemaker Applications, in Proc. IEEE Int. Solid-State Circuits conf. Dig. Tech. Papers, vol. 1, 2003, pp [15] A. Gerosa and A. Neviani A Very Low-Power 8-bit Sigma-Delta Converter in a 0.8μm CMOS Technology of the Sensing Chain of a Cardiac Pacemaker, in Proc. IEEE Int. Symp. Circuits and Syst., vol. 5, May 2003, pp 저자소개 이현태 ( 학생회원 ) 2006 년한양대학교전자컴퓨터공학과학사졸업 2006 년 ~ 현재한양대학교전기전자제어계측공학과석사과정 < 주관심분야 : Over-sampling delta-sigma data converters 설계, 집적회로설계 > 허동훈 ( 학생회원 ) 2006 년한양대학교전자컴퓨터공학과학사졸업 2006 년 ~ 현재한양대학교전기전자제어계측공학과석사과정 < 주관심분야 : DC-DC converter, Delta-Sigma data converters 설계, 집적회로설계 > 노정진 ( 정회원 ) 1990 년한양대학교전기공학과학사졸업 1996 년삼성전자선임연구원 1998 년미국 Pennsylvania State University 전기공학석사졸업 2001 년 Intel. USA, Senior design engineer 2001 년 University of Taxas at Austin. 컴퓨터공학박사 년 ~ 현재한양대학교안산캠퍼스전자컴퓨터공학부교수 < 주관심분야 : CMOS DC-DC converters 설계, Delta-Sigma converters 설계 > (36)

28 저전력복합스위칭기반의 0.16mm 2 12b 30MS/s 0.18um CMOS SAR ADC 신희욱외 Ⅰ. 서론 Ⅱ. 제안하는 SAR ADC 구조및회로설계 1. 제안하는 SAR ADC의전체구조

28 저전력복합스위칭기반의 0.16mm 2 12b 30MS/s 0.18um CMOS SAR ADC 신희욱외 Ⅰ. 서론 Ⅱ. 제안하는 SAR ADC 구조및회로설계 1. 제안하는 SAR ADC의전체구조 Journal of The Institute of Electronics and Information Engineers Vol.53, NO.7, July 2016 http://dx.doi.org/10.5573/ieie.2016.53.7.027 ISSN 2287-5026(Print) / ISSN 2288-159X(Online) 논문 2016-53-7-4 c Abstract