THE JOURNAL OF KOREAN INSTITUTE OF ELECTROMAGNETIC ENGINEERING AND SCIENCE. vol. 27, no. 1, Oct 서론,.,., IC. IC, IC. EM Immunity, Electromagneti

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승아 이
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1 THE JOURNAL OF KOREAN INSTITUTE OF ELECTROMAGNETIC ENGINEERING AND SCIENCE. 216 Oct.; 27(1), ISSN (Print) ISSN X (Online) CMOS DTMOS EM Immunity DTMOS Schmitt Trigger Logic Performance Validation Using Standard CMOS Process for EM Immunity Enhancement 박상혁 김소영 SangHyeok Park SoYoung Kim 요약 (Schmitt Trigger Logic). substrate bias Dynamic Threshold voltage MOS(DTMOS),, CMOS..18 μm CMOS DTMOS. DTMOS,,,,,,, CMOS. Direct Power Injection(DPI). DTMOS 1 M 1 GHz. Abstract Schmitt Trigger logic is a gate level design method to have hysteresis characteristics to improve noise immunity in digital circuits. Dynamic Threshold voltage MOS(DTMOS) Schmitt trigger circuits can improve noise immunity without adding additional transistors but by controlling substrate bias. The performance of DTMOS Schmitt trigger logic has not been verified yet in standard CMOS process through measurement. In this paper, DTMOS Schmitt trigger logic was implemented and verified using Magna.18 μm MPW process. DTMOS Schmitt trigger buffer, inverter, NAND, NOR and simple digital logic circuits were made for our verification. Hysteresis characteristics, power consumption, and delay were measured and compared with common CMOS logic gates. EM Immunity enhancement was verified through Direct Power Injection(DPI) noise immunity test method. DTMOS Schmitt trigger logics fabricated using CMOS process showed a significantly improved EM Immunity in 1 M 1 GHz frequency range. Key words: CMOS, DTMOS Schmitt Trigger, Hysteresis Characteristic, Noise Immunity, Low Power 214 ( ) (No. NRF-214R1A2A2A16595). IDEC. (College of Information and Communication Engineering, Sunkyunkwan University) Manuscript received July 6, 216 ; Revised October 14, 216 ; Accepted October 19, 216. (ID No ) Corresponding Author: SoYoung Kim ( ksyoung@skku.edu) c Copyright The Korean Institute of Electromagnetic Engineering and Science. All Rights Reserved. 917

2 THE JOURNAL OF KOREAN INSTITUTE OF ELECTROMAGNETIC ENGINEERING AND SCIENCE. vol. 27, no. 1, Oct 서론,.,., IC. IC, IC. EM Immunity, Electromagnetic Compatibility (EMC) [1]. EM Immunity PCB, IC,. CMOS, 1/2 V DD.,,,. (Hysteresis)., hysteresis width.., hysteresis width noise margin noise margin,. [2],[3] 6, 2 그림 1. DTMOS [4] Fig. 1. Schematic of DTMOS S. T. logic buffer [4]. 8,. [4] DTMOS, 1 4,. DTMOS [4], [5], [6] NAND NOR,. DT- MOS, EM Immunity CMOS. DTMOS. [7] PMOS DTMOS, deep N- well [8] PMOS, NMOS DTMOS. IDEC MPW.18 μm PDK, [9] /., DTMOS EM Immunity [1] DPI test [11],[12]. 918

범용 CMOS 공정을 사용한 DTMOS 슈미트 트리거 로직의 구현을 통한 EM Immunity 향상 검증 Section II에서는 deep N-well을 이용한 DTMOS 슈미트 트리거의 구조에 대해서 설명하고 있으며, 각 게이트들의

Section IV에서는 DPI method를 이용해 DTMOS 슈미 트 트리거 로직 게이트가 EM Immunity 향상에 기여하는 바를 게이트 레벨에서, 그리고 회로 레벨에서 분석하였 다. Section V에서는 결론을 정리하였다.

칩 제작을 위한 레이아웃 구조는 그림 2와 같으며, 상단에는 PMOS가, 하단에는 NMOS가 위치 하고 있다.

바디 포텐셜을 독립적으로 콘트롤할 수 있도록 설계하였다. 이와 같이 구성한 DTMOS 슈미트 트리거 로직을 버퍼 레벨에서 확장시켜 DTMOS 슈미트 트리거 낸드 게이트 와 노어 게이트를 제작하였다.

DTMOS 웃 구조 슈미트 트리거 낸드(a)와 노어(b) 레이아 Fig. 3. Layout of DTMOS S. T. NAND(a) NOR(b). 조는 그림 3(a), (b)와 같다.

3 범용 CMOS 공정을 사용한 DTMOS 슈미트 트리거 로직의 구현을 통한 EM Immunity 향상 검증 Section II에서는 deep N-well을 이용한 DTMOS 슈미트 트리거의 구조에 대해서 설명하고 있으며, 각 게이트들의 레이아웃 구조와 함께 제작한 회로들에 대해 서술하였다. Section III에서는 제작된 DTMOS 슈미트 트리거 로직 게 이트의 히스테리시스 특성과 전기적인 특성을 측정하였 다. Section IV에서는 DPI method를 이용해 DTMOS 슈미 트 트리거 로직 게이트가 EM Immunity 향상에 기여하는 바를 게이트 레벨에서, 그리고 회로 레벨에서 분석하였 다. Section V에서는 결론을 정리하였다. Ⅱ. DTMOS 슈미트 트리거 로직게이트의 구현 슈미트 트리거 로직을 구현하기 위해서는 와 의 바디를 독립적으로 콘트롤할 수 있는 구조가 필요하다. 칩 제작을 위한 레이아웃 구조는 그림 2와 같으며, 상단에는 PMOS가, 하단에는 NMOS가 위치 하고 있다. 범용 CMOS 공정을 사용하여 DTMOS 슈미트 트리거 로직을 구현하기 위해서 PMOS는 기본적으로 Nwell로 독립된 구조를 하고 있기 때문에 어려움이 없었지 만, NMOS의 경우는 Deep N-well 구조 를 사용하여, NMOS의 바디 포텐셜을 독립적으로 콘트롤할 수 있도록 설계하였다. 이와 같이 구성한 DTMOS 슈미트 트리거 로직을 버퍼 레벨에서 확장시켜 DTMOS 슈미트 트리거 낸드 게이트 와 노어 게이트를 제작하였다. 각 게이트의 레이아웃 구 (a) DTMOS PMOS NMOS [8] 슈미트 트리거 로직버퍼의 레이아웃 그림 2. DTMOS Fig. 2. layout of DTMOS S. T. logic BUF. (b) 그림 3. DTMOS 웃 구조 슈미트 트리거 낸드(a)와 노어(b) 레이아 Fig. 3. Layout of DTMOS S. T. NAND(a) NOR(b). 조는 그림 3(a), (b)와 같다. 낸드와 노어도 앞에서 소개한 버퍼와 동일하게 Deep N-well 구조를 가진 NMOS를 사용 하여 로직을 구성하였다. 기본적인 DTMOS 버퍼, 인버터, 낸드 노어 게이트가 제작되었고, 회로레벨에서의 특성을 알아보기 위해 위에 서 제작한 게이트들을 이용한 간단한 디지털 테스트 회 로를 구성하였다. 그리고 단순한 CMOS 형태의 로직 게 이트들과 테스트 회로를 제작하여 DTMOS 회로와 특성 을 비교하였다. 설계된 버퍼와 테스트 회로를 이용해 게 이트 레벨에서 잡음 내성 향상 특성과 회로 레벨에서의 잡음 내성 향상 특성 결과를 분석해 볼 수 있었다. Ⅲ. DTMOS 슈미트 트리거 로직게이트의 측정결과 919

4 THE JOURNAL OF KOREAN INSTITUTE OF ELECTROMAGNETIC ENGINEERING AND SCIENCE. vol. 27, no. 1, Oct DTMOS 슈미트트리거의 Hysteresis 특성 [4], switching threshold voltage. (1) V LH low high, V HL high low,., forward bias PMOS(NMOS) threshold voltage, zero bias threshold voltage., NMOS PMOS trans-conductance. DTMOS hysteresis width low high switching threshold voltage (1) high low switching threshold voltage (2). Hysteresis width= = 2-1 Deep N-well DTMOS,,,. V.6 V,.6 V V., DTMOS. V.6 V.6 V V, converting. DTMOS 4, (2) (3) 1. DTMOS. 5 DTMOS. DTMOS., hysteresis, 6.,, V.6 V.,. Output Voltage [V] Measurement Input Voltage [V] 그림 4. DTMOS Fig. 4. Hysteresis characteristic graph of DTMOS Schmitt trigger(s. T.) buffer. 표 1. DTMOS ( ) Table 1. Hysteresis characteristic of DTMOS S. T. Gates (measurement result). Parameter Hysteresis characteristic BUF INV NAND NOR Voltage power.6 V.6 V.6 V.6 V V LH.443 V.429 V.45 V.434 V V HL.22 V.191 V.214 V.239 V Hysteresis width 241 mv 238 mv 236 mv 195 mv Offset voltage.3225 V.31 V.332 V.336 V 92

5 CMOS DTMOS EM Immunity Output Voltage [V] Measurement Input Voltage [V] 그림 5. DTMOS Fig. 5. Hysteresis characteristic graph of DTMOS S. T. inverter. Output Voltage [V] Output Voltage [V] Measurement Input Voltage [V] Measurement (a) DTMOS,,, mv, 238 mv, 236 mv, 195 mv. V LH V HL.31 V.33 V, 1/2 V DD, PCB trace RC. DTMOS. DTMOS.. DTMOS 슈미트트리거회로의잡음내성향상검증 DTMOS 7. CMOS.,,, N1, N2, N3 high, N5, N6, N7 low. N4 N13. 7,, Input Voltage [V] (b) 그림 6. DTMOS (a), (b) Fig. 6. Hysteresis characteristic graph of DTMOS S. T. NAND(a), NOR(b). 그림 7. Fig. 7. Test circuit for EM Immunity test of S. T. logic. 921

THE JOURNAL OF KOREAN INSTITUTE OF ELECTROMAGNETIC ENGINEERING AND SCIENCE. vol. 27, no. 1, Oct. 216. 과 DTMOS 슈미트 트리거의 회로 레 벨 일반 특성 비교 표 2. CMOS logic Table 2.

227 uw Propagation delay 3.447 us 3.95 us 2 5 um2 Layout size 12 um 다. 회로 레벨에서 측정했을 때도 게이트 레벨에서 측정 된 결과와 비슷한 결과를 얻을 수 있었다.

6 THE JOURNAL OF KOREAN INSTITUTE OF ELECTROMAGNETIC ENGINEERING AND SCIENCE. vol. 27, no. 1, Oct 과 DTMOS 슈미트 트리거의 회로 레 벨 일반 특성 비교 표 2. CMOS logic Table 2. Common characteristic comparison between DTMOS S. T. and CMOS logic in circuit level. Electrical characteristic CMOS DTMOS S. T. Hysteresis width 244 mv Power dissipation uw uw Propagation delay us 3.95 us 2 5 um2 Layout size 12 um 다. 회로 레벨에서 측정했을 때도 게이트 레벨에서 측정 된 결과와 비슷한 결과를 얻을 수 있었다. 슈미트 트리거 로직 게이트들을 이용해서 제작한 테스 트 회로에서도 동일하게 hysteresis width가 측정되었으며, 이러한 특성이 회로의 잡음 특성을 향상시켜줄 수 있었 다. 또한, 슈미트 트리거로 구성된 테스트 회로는 일반 CMOS로 구성된 테스트 회로에 비해 4배 많은 전력을 소 비하고 있으며, 1.3배 정도 더 긴 딜레이를 보였다. 슈미 트 트리거로 구성된 회로는 일반 CMOS로 구성된 회로에 비해 약 6배 넓은 면적을 차지하였다. 이는 Deep N-well 의 사용으로 인해 차지하는 면적이 늘어나므로 전체회로 를 바꾸는 것보다는 잡음이 취약한 부분에 선택적으로 사용해야 할 것이다. DPI(Direct Power Injection) method는 IEC part4 에서 규정하고 있는 IC의 잡음내성 평가방법이다. 이 방 법은 주로 전도성 RF 잡음에 대한 내성 평가를 하는데 주 로 사용되며, RF source로부터 IC의 입력단으로 직접적인 capacitive coupling을 통해 잡음이 전달된다. DPI method 실제 측정을 위한 셋업은 그림 8과 같다. RF 발생기를 이용하여 외부 잡음을 인가해 주었으며, 1 MHz에서부터 1 GHz까지 주파수 범위에서 잡음에 대한 내성평가를 진행하였다. DC power supply를 이용하여.6 V의 일정한 V 와 입력전압을 인가해 주었다. 입력단에 일정한 DC 신호를 넣고, 입력단과 잡음단 사이에 bias Tee를 넣어 RF 잡음이 DC 신호에 영향을 주지 않도록 셋 업하였다. 잡음 내성 평가를 위해서 RF 발생기에 특정 주파수를 맞춰놓고 잡음의 크기를 증가시키며, 게이트나 회로의 출 [11] DD 922 실제 측정 셋업 그림 8. DPI method Fig. 8. DPI method measurement set-up. 력단에서 fail 발생하는 지점을 모니터링했다. Fail이 발생 한 지점에서의 noise power amplitude를 체크하여 주파수 별로 permissible noise level 값으로 정리하였다. 결과에서 permissible noise level이 높을수록 잡음에 대한 내성이 높 다는 것을 알 수 있다. 실험은 게이트 레벨과 회로레벨에서 측정되었으며, 게 이트 레벨 측정을 위해서는 제작된 DTMOS 슈미트 트리 거 버퍼와 CMOS 버퍼가 사용되었다. 회로레벨 측정을 위해서 그림 7과 같은 형태의 DTMOS 슈미트 트리거 로 직으로 구성된 테스트 회로와 일반 CMOS 로직으로 구성 된 테스트 회로가 사용되었다. 먼저 게이트 레벨에서 DPI method를 이용한 잡음 내성 평가를 진행하였다. 그림 9의 슈미트 트리거 로직과 CM2 CMOS logic DTMOS S. T. 15 Permissible Noise [dbm] Parameter Frequency of Input Noise [MHz] 게이트 레벨 결과 그림 9. DPI method Fig. 9. DPI method result in gate level

7 CMOS DTMOS EM Immunity OS. DTMOS permissible noise CMOS logic,., 75 MHz 85 MHz, PCB trace [12]. DTMOS 5 8 dbm. PCB trace RLC /substrate. DTMOS, Deep N-Well, MHz, 85 MHz CMOS DTMOS,. 75 MHz DTMOS CMOS,, CMOS logic 1. 1 MHz 1 GHz,. CMOS., 7 MHz 1 GHz., 75 MHz permissible noise, 85 MHz,. PCB trace [12], PCB RLC. DTMOS. DPI method, DTMOS CMOS 5 8 dbm.. 결론 Permissible Noise [dbm] CMOS logic DTMOS S. T Frequency of Input Noise [MHz] 그림 1. DPI method Fig. 1. DPI method result in circuit level. DTMOS. [5],[6].18 μm CMOS DTMOS,,,,.,, DPI [11].. DPI method DTMOS 923

8 THE JOURNAL OF KOREAN INSTITUTE OF ELECTROMAGNETIC ENGINEERING AND SCIENCE. vol. 27, no. 1, Oct. 216., 1 MHz 1 GHz CMOS 5 8 dbm,.,. CMOS, DTMOS,. References [1] M. Ramdani, E. Sicard, A. Boyer, S. B. Dhia, J. J. Whalen, T. H. Hubing, M. Coenen, and O. Wada, "The electromagnetic compatibility of integrated circuits-past, present, and future", IEEE Trans. Electromagn. Compat., vol. 51, no. 1, pp. 78-1, Feb. 29. [2] S. M. Kang, Leblebici Yusuf, CMOS Digital Integrated Circuits, 3/E. pp , McGraw-Hill Education, 23. [3] I. M. Filanovsky, H. Baltes, "CMOS Schmitt trigger design", Circuits and Systems I: Fundamental Theory and Applications, IEEE Transactions on 41.1(1994): [4] C. Zhang, A. Stivastava, and P. K. Ajmera, "Low voltage CMOS Schmitt trigger circuits", Electronics Letters (23): [5] K. S. Kim, S. Y. Kim, "Noise-immune design of Schmitt trigger logic gate using DTMOS for sub-threshold circuits", EMC Compo, 213. [6] Kim, Kyungsoo, SoYoung Kim, "Design of Schmitt trigger logic gates using DTMOS for enhanced electromagnetic immunity of subthreshold circuits", Electromagnetic Compatibility, IEEE Transactions on 57.5(215): [7] SangHyeok Park, Kyungsoo Kim, Hai Au Huynh, Soyeon Joo, and SoYoung Kim, "EM noise immunity enhancement using Schmitt trigger logic gates in CMOS process", to be published in URSI Asia-Pacific Radio Science Conference(URSI-AP-RASC 216), IEEE, 216. [8] Su, Jiong-Guang, et al, "Improving the RF performance of.18 μm CMOS with deep n-well implantation", IEEE Electron Device Letters 22.1(21): [9] Raza, Ghulam Ahmad, and Rajesh Mehra, "Area and power efficient layout design of Schmitt trigger", Computer, Communication and Control(IC4), 215 International Conference on. IEEE, 215. [1] M. Donato, F. Cremona, W. Jin, R. I. Bahar, W. Patterson, A. Zaslavsky, and J. Mundy, "A noise-immune subthreshold circuit design based on selective use of Schmitt-trigger logic", in Proc. Great Lakes Symp. VL- SI, pp , 212. [11] IEC , "Ed.1: Integrated Circuit Measurements of Electromagnetic Immunity 15 khz to 1 GHz", Part 4: Direct RF Power injection method(dpi). [12] Huynh, Hai Au, et al, "Analysis of power transfer efficiency of standard integrated circuit immunity test methods", International Journal of Antennas and Propagation 215,

CMOS DTMOS EM Immunity 214 8 : ( ) 214 9 : [ 주관심분야 ] Circuit Design, EMI/EMC 1997 : (

Corporation 28 29 : Cadence Design Systems 29 : [ 주관심분야 ] Device and Interconnect

9 CMOS DTMOS EM Immunity : ( ) : [ 주관심분야 ] Circuit Design, EMI/EMC 1997 : ( ) 1999 : Stanford University ( ) 24 : Stanford University ( ) : Intel Corporation : Cadence Design Systems 29 : [ 주관심분야 ] Device and Interconnect Modeling, Power Integrity, Signal Integrity, Computer-Aided Design, Electromagnetic Compatibility 925

THE JOURNAL OF KOREAN INSTITUTE OF ELECTROMAGNETIC ENGINEERING AND SCIENCE Sep.; 30(9),

THE JOURNAL OF KOREAN INSTITUTE OF ELECTROMAGNETIC ENGINEERING AND SCIENCE. 2019 Sep.; 30(9), 712 717. http://dx.doi.org/10.5515/kjkiees.2019.30.9.712 ISSN 1226-3133 (Print) ISSN 2288-226X (Online) MOS