(72) 발명자 최석문 서울관악구봉천 6 동우성아파트 장범식 경기성남시분당구정자동한솔마을청구아파트 110 동 301 호 정태성 경기화성시반월동신영통현대 4 차아파트

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1 (51) Int. Cl. (19) 대한민국특허청 (KR) (12) 등록특허공보 (B1) H01L 23/12 ( ) (21) 출원번호 (22) 출원일자 2007 년 06 월 12 일 심사청구일자 (56) 선행기술조사문헌 JP A US B 년 06 월 12 일 (45) 공고일자 2008년10월24일 (11) 등록번호 (24) 등록일자 2008년10월17일 (73) 특허권자 삼성전기주식회사 경기도수원시영통구매탄동 314 (72) 발명자 유도재 서울성동구송정동 87-9 번지 (20/8) 권영도 서울송파구잠실 5 동 27 번지아파트 527 동 호 ( 뒷면에계속 ) (74) 대리인 특허법인이지 전체청구항수 : 총 22 항심사관 : 박귀만 (54) 반도체패키지및그제조방법 (57) 요약 반도체패키지및그제조방법이개시된다. 소정의패턴이형성된제 1 기판 ; 제 1 기판의일면에플립칩방식으로실장되는제 1 칩 ; 제 1 기판및제 1 칩을커버하는제 1 몰딩부 ; 제 1 몰딩부를관통하며, 제 1 기판에형성된패턴과전기적으로연결되는제 1 비아 ; 제 1 몰딩부에안착되며, 양면에각각소정의패턴이형성된인터포저 (interposer); 인터포저를관통하며, 인터포저의양면을전기적으로연결하는제 2 비아 ; 도전볼을개재하여인터포저에형성된패턴과전기적으로연결되도록인터포저에안착되는제 2 기판 ; 및제 2 기판에실장되는제 2 칩을포함하는반도체패키지는, 하층패키지에플립칩방식으로칩을실장하고, 상층패키지와하층패키지사이에인터포저를개재함으로써, 방열성능을개선할수있고, 고집적화를구현할수있다. 대표도 - 도 2-1 -

2 (72) 발명자 최석문 서울관악구봉천 6 동우성아파트 장범식 경기성남시분당구정자동한솔마을청구아파트 110 동 301 호 정태성 경기화성시반월동신영통현대 4 차아파트

3 특허청구의범위청구항 1 소정의패턴이형성된제1 기판 ; 상기제1 기판의일면에플립칩방식으로실장되는제1 칩 ; 상기제1 기판및상기제1 칩을커버하는제1 몰딩부 ; 상기제1 몰딩부를관통하며, 상기제1 기판에형성된패턴과전기적으로연결되는제1 비아 ; 상기제1 몰딩부에안착되며, 양면에각각소정의패턴이형성된인터포저 (interposer); 상기인터포저를관통하며, 상기인터포저의양면을전기적으로연결하는제2 비아 ; 도전볼을개재하여상기인터포저에형성된패턴과전기적으로연결되도록상기인터포저에안착되는제2 기판 ; 및상기제2 기판에실장되는제2 칩을포함하는반도체패키지. 청구항 2 제1항에있어서, 상기인터포저는산화된금속층인것을특징으로하는반도체패키지. 청구항 3 제2항에있어서, 상기인터포저는산화알루미늄 (Al 2 O 3 ) 인것을특징으로하는반도체패키지. 청구항 4 제1항에있어서, 상기제1 기판에실장되는수동소자를더포함하는반도체패키지. 청구항 5 제1항에있어서, 상기제1 비아는솔더범프인것을특징으로하는반도체패키지. 청구항 6 제1항에있어서, 상기제2 칩은상기제2 기판에와이어본딩방식으로연결되며, 상기제2 칩및상기제2 기판을커버하는제2 몰딩부를더포함하는것을특징으로하는반도체패키지. 청구항 7 제1항에있어서, 상기제1 기판의타면에형성되는복수의도전볼을더포함하는반도체패키지. 청구항 8 소정의패턴이형성된제1 기판의일면에플립칩방식으로제1 칩을실장하는단계 ; 상기제1 기판에형성된패턴과전기적으로연결되는소정의위치에솔더링을수행하여범프를형성하는단계 ; 상기제1 기판과상기제1 칩을커버하도록몰딩을수행하여제1 몰딩부를형성하는단계 ; - 3 -

4 상기제1 몰딩부에인터포저를안착시키는단계 ; 및제2 칩이실장되는제2 기판을상기인터포저에안착시키는단계를포함하는반도체패키지제조방법. 청구항 9 제8항에있어서, 상기제1 몰딩부를형성한다음, 상기제1 몰딩부의일부를그라인딩 (grinding) 하는단계를더포함하는반도체패키지제조방법. 청구항 10 제8항에있어서, 상기인터포저는산화된금속층인것을특징으로하는반도체패키지제조방법. 청구항 11 제10항에있어서, 상기인터포저는산화알루미늄 (Al 2 O 3 ) 인것을특징으로하는반도체패키지제조방법. 청구항 12 제10항에있어서, 상기제1 기판의일면에수동소자를실장하는단계를더포함하는반도체패키지제조방법. 청구항 13 제10항에있어서, 상기제1 기판의타면에복수의도전볼을결합하는단계를더포함하는반도체패키지제조방법. 청구항 14 소정의패턴이형성된제1 기판 ; 상기제1 기판의일면에플립칩방식으로실장되는제1 칩 ; 상기제1 기판의가장자리에소정의두께로형성되는지지부 ; 가장자리가상기지지부에안착되어상기제1 기판을커버함으로써상기제1 기판과의사이에캐비티를형성하며, 양면에각각소정의패턴이형성된인터포저 (interposer); 상기지지부및상기인터포저를관통하는비아 ; 상기제1 기판과대향하는상기인터포저의일면에실장되는제2 칩 ; 도전볼을개재하여상기인터포저의타면에안착되는제2 기판 ; 및상기제2 기판에실장되는제3 칩을포함하는반도체패키지. 청구항 15 제14항에있어서, 상기인터포저는산화된금속층인것을특징으로하는반도체패키지. 청구항 16 제15항에있어서, 상기인터포저는산화알루미늄 (Al 2 O 3 ) 인것을특징으로하는반도체패키지

5 청구항 17 제14항에있어서, 상기제1 기판에실장되는수동소자를더포함하는반도체패키지. 청구항 18 제14항에있어서, 상기제1 기판의타면에형성되는복수의도전볼을더포함하는반도체패키지. 청구항 19 소정의패턴이형성된제1 기판의일면에플립칩방식으로제1 칩을실장하는단계 ; 산화금속층의중앙부를식각하여캐비티를형성하는단계 ; 상기캐비티내부에제2 칩을실장하는단계 ; 상기산화금속층의가장자리를관통하도록비아를형성하는단계 ; 상기제2 칩과상기제1 칩이서로대향하도록, 상기산화금속층을상기제1 기판에안착시키는단계 ; 및제3 칩이실장되는제2 기판을상기산화금속층상에안착시키는단계를포함하는반도체패키지제조방법. 청구항 20 제19항에있어서, 상기산화금속층은산화알루미늄 (Al 2 O 3 ) 인것을특징으로하는반도체패키지제조방법. 청구항 21 제19항에있어서, 상기제1 기판에수동소자를실장하는단계를더포함하는반도체패키지제조방법. 청구항 22 제19항에있어서, 상기제1 기판의타면에복수의도전볼을결합하는단계를더포함하는반도체패키지제조방법. 명세서 발명의상세한설명 발명의목적 <22> <23> <24> <25> 발명이속하는기술및그분야의종래기술본발명은반도체패키지및그제조방법에관한것이다. MP3 플레이어, 휴대폰, 노트북등과같은최근의전자기기는, 메인보드에많은수의반도체칩들이패키징되어최소의면적으로다기능을수행할수있도록설계되는동시에, 초소형화와열방출이용이한구조로되어가는추세에있다. 이에따라반도체칩이고집적화됨은물론, 이를패키징한반도체패키지의크기도축소되고있다. 한편, 반도체패키지가경박단소만이아니라고성능화, 시스템화됨으로인해서다양한기능을가진패키지를하나의패키지로구현하기위해여러가지패키지를적층시키는방법이등장하고있다. 도 1은종래기술에따른반도체패키지를나타내는단면도로서, 패키지위에패키지를다시적층하는패키지온패키지 (Package On Package, POP) 구조가제시되고있다. 종래기술에따르면, 하나의칩이내장된패키지위에 - 5 -

6 또다른패키지를적층하기위해, 하측부에실장된칩주위에, 즉상측과하층패키지사이에메탈패드를형성 하여상측과하층패키지를접속하는구조를제시하고있다. <26> 이러한종래기술에따른반도체패키지에있어서, 상층패키지를실장하기위한메탈패드로인하여실장면적이줄어들게되고, 이때문에 RLC와같은수동소자를실장하기위한충분한공간을확보하기어렵게되는문제점이제시되고있다. 또한, 패키지를적층함에있어서패키지에서발생할수있는휘어짐에의해견고한적층이어려워지는문제점또한제시되고있다. <27> 발명이이루고자하는기술적과제 본발명은방열성능이개선되고, 고집적화를구현할수있는반도체패키지및그제조방법을제공하는것이다. <28> <29> 발명의구성및작용본발명의일측면에따르면, 소정의패턴이형성된제1 기판 ; 제1 기판의일면에플립칩방식으로실장되는제 1 칩 ; 제1 기판및제1 칩을커버하는제1 몰딩부 ; 제1 몰딩부를관통하며, 제1 기판에형성된패턴과전기적으로연결되는제1 비아 ; 제1 몰딩부에안착되며, 양면에각각소정의패턴이형성된인터포저 (interposer); 인터포저를관통하며, 인터포저의양면을전기적으로연결하는제2 비아 ; 도전볼을개재하여인터포저에형성된패턴과전기적으로연결되도록인터포저에안착되는제2 기판 ; 및제2 기판에실장되는제2 칩을포함하는반도체패키지를제공할수있다. 인터포저는산화된금속층일수있으며, 예를들면산화알루미늄 (Al 2 O 3 ) 일수있고, 제1 기판에는수동소자가실 장될수도있으며, 제 1 비아는솔더범프일수있다. <30> <31> <32> <33> <34> <35> <36> <37> <38> 한편, 제2 칩은제2 기판에와이어본딩방식으로연결되고, 제2 칩및제2 기판을커버하는제2 몰딩부가구비될수있으며, 제1 기판의타면에는복수의도전볼이형성될수도있다. 본발명의다른측면에따르면, 소정의패턴이형성된제1 기판의일면에플립칩방식으로제1 칩을실장하는단계 ; 제1 기판에형성된패턴과전기적으로연결되는소정의위치에솔더링을수행하여범프를형성하는단계 ; 제1 기판과제1 칩을커버하도록몰딩을수행하여제1 몰딩부를형성하는단계 ; 제1 몰딩부에인터포저를안착시키는단계 ; 및제2 칩이실장되는제2 기판을인터포저에안착시키는단계를포함하는반도체패키지제조방법을제공할수있다. 제1 몰딩부를형성한다음, 제1 몰딩부의일부를그라인딩 (grinding) 하는단계를더수행할수있으며, 인터포저로는산화된금속층을이용할수있다. 예를들면, 인터포저로산화알루미늄 (Al 2 O 3 ) 을이용할수있다. 제1 기판의일면에수동소자를실장하는단계를더수행할수있으며, 제1 기판의타면에복수의도전볼을결합하는단계를더수행할수도있다. 본발명의또다른측면에따르면, 소정의패턴이형성된제1 기판 ; 제1 기판의일면에플립칩방식으로실장되는제1 칩 ; 제1 기판의가장자리에소정의두께로형성되는지지부 ; 가장자리가지지부에안착되어제1 기판을커버함으로써제1 기판과의사이에캐비티를형성하며, 양면에각각소정의패턴이형성된인터포저 (interposer); 지지부및인터포저를관통하는비아 ; 제1 기판과대향하는인터포저의일면에실장되는제2 칩 ; 도전볼을개재하여인터포저의타면에안착되는제2 기판 ; 및제2 기판에실장되는제3 칩을포함하는반도체패키지를제공할수있다. 인터포저로는산화된금속층을이용할수있으며, 예를들면, 산화알루미늄 (Al 2 O 3 ) 을이용할수있다. 제1 기판에는수동소자가실장될수있으며, 제1 기판의타면에는복수의도전볼이형성될수도있다. 본발명의또다른측면에따르면, 소정의패턴이형성된제1 기판의일면에플립칩방식으로제1 칩을실장하는단계 ; 산화금속층의중앙부를식각하여캐비티를형성하는단계 ; 캐비티내부에제2 칩을실장하는단계 ; 산화금속층의가장자리를관통하도록비아를형성하는단계 ; 제2 칩과제1 칩이서로대향하도록, 산화금속층을제1 기판에안착시키는단계 ; 및제3 칩이실장되는제2 기판을산화금속층상에안착시키는단계를포함하는반도체패키지제조방법을제공할수있다. 산화금속층으로는산화알루미늄 (Al 2 O 3 ) 을이용할수있으며, 제1 기판에수동소자를실장하는단계를더수행할 - 6 -

7 수있다. <39> <40> <41> <42> <43> <44> <45> <46> <47> <48> <49> <50> <51> <52> <53> <54> 또한, 제1 기판의타면에복수의도전볼을결합하는단계를더수행할수도있다. 전술한것외의다른측면, 특징, 이점이이하의도면, 특허청구범위및발명의상세한설명으로부터명확해질것이다. 이하, 본발명에따른반도체패키지및그제조방법의바람직한실시예를첨부도면을참조하여상세히설명하기로하며, 첨부도면을참조하여설명함에있어, 동일하거나대응하는구성요소는동일한도면번호를부여하고이에대한중복되는설명은생략하기로한다. 도 2는본발명의일측면에따른반도체패키지를나타내는단면도이다. 도 2를참조하면, 기판 (10,50), 패턴 (11,42), 패드 (12), 범프 (13), 수동소자 (14), 도전볼 (15,51), 칩 (chip, 20,60), 솔더 (21), 몰딩부 (30, 70), 인터포저 (interposer, 40), 비아 (43), 와이어 (61) 가도시되어있다. 본실시예에따른반도체패키지는인터포저 (40) 를사이에두고하층패키지위에상층패키지가적층되는구조를갖는다. 먼저하층패키지의구조에대해설명하면다음과같다. 기판 (10) 은하층패키지의기본구성으로서, 기판 (10) 상에소정의패턴 (11) 과패드 (12) 및수동소자 (14) 들이실장될수있다. 또한, 기판 (10) 의저면에는복수개의도전볼 (15) 들이결합되어, BGA(ball grid array) 를구성할수도있게된다. 기판 (10) 에는칩 (20) 이실장된다. 칩 (20) 은솔더 (21) 를매개로하여기판 (10) 상에형성된패드 (12) 에직접연결될수있다. 즉, 플립칩방식으로실장될수있다. 이를통하여, 기판 (10) 상에서상층패키지와의연결을위한패턴 (11) 등을형성할수있는공간을충분히확보할수있게될뿐만아니라, RLC와같은여러가지수동소자 (14) 를실장할수도있게되어, 하층패키지자체를시스템화할수도있게된다. 이러한기판 (10) 은몰딩부 (30) 에의해커버된다. 즉, 하층패키지의기판 (10) 과기판 (10) 에실장된칩 (20) 및각종소자들이몰딩부 (30) 에의해커버되어, 외부로부터보호될수있는것이다. 이때, 몰딩부 (30) 를관통하여하층패키지와추후에설명할상층패키지를전기적으로연결하는비아가형성될수있다. 본실시예에서는이러한비아로솔더범프 (13) 를제시하도록한다. 즉, 하층패키지의기판 (10) 상에소정높이의솔더범프 (13) 를형성한다음, 몰딩부 (30) 를형성함으로써, 비아를용이하게형성할수있도록하는것이다. 그밖에, 몰딩부 (30) 를형성한다음홀을천공하고, 도전성물질을충전하는방법등으로비아를형성할수도있음은물론이다. 인터포저 (40) 는상술한구조의하층패키지와추후에설명할상층패키지사이에개재된다. 이러한인터포저 (40) 로서, 본실시예에서는산화금속층을제시하도록한다. 산화금속층을이용함으로써, 본실시예에따른반도체패키지내부에서발생할수있는열을효율적으로분산시킬수있는기능을기대할수도있다. 또한, 하층패키지의휘어짐으로인해발생할수있는적층상의신뢰성문제를해결할수도있게된다. 본실시예에서는, 이러한산화금속층으로서경제성과방열효율등을고려하여산화알루미늄 (Al 2 O 3 ) 을제시하도록한다. 인터포저 (40) 의양면에는각각소정의패턴 (42) 이형성될수있다. 하측의패턴은하층패키지와전기적으로연결될수있고, 상측의패턴은상층패키지와전기적으로연결될수있다. 또한, 인터포저 (40) 를관통하는비아 (43) 는인터포저 (40) 의상하를서로전기적으로연결할수있다. 이러한구조를통하여하층패키지와상층패키지가서로전기적으로연결될수있게된다. 이러한인터포저 (40) 의상면에는상층패키지가적층될수있다. 상층패키지와인터포저 (40) 사이의전기적인연결을위하여상층패키지의저면에는도전볼 (51) 이형성될수있다. 상층패키지의구조에대해보다구체적으로설명하면다음과같다. 기판 (50) 은상층패키지의기본구성으로서, 기판 (50) 상에는소정의패턴 ( 미도시 ) 및칩 (60) 이실장될수있다. 또한, 기판 (50) 의저면에는앞서설명한바와같이복수개의도전볼 (51) 들이결합되어, 인터포저 (40) 와전기적으로연결되는구조를이룰수있게된다. 칩 (60) 은접착층 (62) 을통하여기판 (50) 에견고히안착될수있으며, 와이어 (61) 를통하여기판 (50) 에형성된패턴 ( 미도시 ) 과전기적으로연결될수있다

8 <55> <56> <57> <58> <59> <60> <61> <62> <63> <64> <65> <66> <67> 이러한구조로칩 (60) 이실장되는기판 (50) 은몰딩부 (70) 에의해커버됨으로써외부로부터보호될수있게된다. 한편, 하층패키지의경우와마찬가지로, 상층패키지의기판 (50) 에도칩 (60) 뿐만아니라 RLC와같은수동소자등이실장될수있음은물론이다. 상술한구조의반도체패키지를제조하는방법이도 3 및도 4에도시되어있다. 도 3은도 2의반도체패키지를제조하는방법을나타내는순서도이고, 도 4는도 3의제조방법을나타내는흐름도이다. 도 4를참조하면, 기판 (10,50), 패턴 (11,42), 패드 (12), 범프 (13), 수동소자 (14), 도전볼 (15,51), 칩 (chip, 20,60), 솔더 (21), 몰딩부 (30, 70), 인터포저 (interposer, 40), 비아 (43), 와이어 (61) 가도시되어있다. 본실시예를설명함에있어서, 제1 기판, 제1 칩및제1 몰딩부는하층패키지의기판, 칩및몰딩부를의미하고, 제2 기판, 제2 칩및제2 몰딩부는상층패키지의기판과칩및몰딩부를의미하는것으로서, 이는구별의편의를위한것에불과하다. 먼저, 소정의패턴이형성된제1 기판의일면에플립칩방식으로제1 칩을실장한다 (S110). 도 4의 (a) 및 (b) 에도시된바와같이, 솔더 (21) 를매개로하여기판 (10) 상에형성된패드 (12) 에칩 (20) 을직접연결하는것이다. 이를통하여, 기판 (10) 상에서상층패키지와의연결을위한패턴 (11) 등을형성할수있는공간을충분히확보할수있게될뿐만아니라, RLC와같은여러가지수동소자 (14) 를실장할수도있게되어, 하층패키지자체를시스템화할수도있게된다. 다음으로, 도 4의 (c) 에도시된바와같이, 제1 기판의일면에수동소자를실장할수도있다 (S115). 이러한수동소자 (14) 에의해하층패키지를시스템화할수있음은앞서설명한바와같다. 다음으로, 도 4의 (d) 에도시된바와같이, 제1 기판에형성된패턴과전기적으로연결되는소정의위치에솔더링을수행하여범프를형성한다 (S120). 이렇게형성되는범프 (13) 는상층패키지와하층패키지를전기적으로연결하는비아로서의기능을수행할수있다. 따라서, 범프 (13) 는하층패키지와상층패키지를연결하기에충분한높이로형성될수있다. 다음으로, 도 4의 (e) 에도시된바와같이, 제1 기판과제1 칩을커버하도록몰딩을수행하여제1 몰딩부를형성한다 (S130). 이와같은몰딩을통해, 하층패키지의기판 (10) 과기판에실장된칩 (20) 및각종소자들이커버되도록함으로써, 이들을외부로부터보호할수있게된다. 한편, 몰딩을수행한다음, 도 4의 (f) 에도시된바와같이제1 몰딩부의일부를그라인딩할수도있다 (S135). 몰딩에의해범프가완전히매립된경우, 몰딩부 (30') 의일부를제거하여범프 (13) 가노출될수있도록하기위함이다. 이러한방법으로범프 (13) 가노출되도록함으로써, 하층패키지와상층패키지를전기적으로연결하는비아로서의기능을수행하도록할수있게된다. 도 4의 (f) 에도시된참조번호 30은그라인딩을수행한후몰딩부의모습을나타낸다. 다음으로, 도 4의 (g) 에도시된바와같이, 제1 몰딩부에인터포저를안착시킨다 (S140). 이러한인터포저 (40) 로서, 본실시예에서는산화금속층을제시하도록한다. 산화금속층을이용함으로써, 반도체패키지내부에서발생할수있는열을효율적으로분산시킬수있는기능을기대할수도있다. 또한, 하층패키지의휘어짐으로인해발생할수있는적층상의신뢰성문제를해결할수도있게된다. 본실시예에서는, 이러한산화금속층으로서, 경제성과방열효율등을고려하여산화알루미늄 (Al 2 O 3 ) 을제시하도록한다. 알루미늄을산화시키는방법으로는, 산소분위기에서녹는점가까이가열하는열산화 (thermal oxidation) 방식, 마이크로웨이브를이용한산소플라즈마처리, 이온스캐터링 (ion scattering) 을이용하는방식, 양극산화 (anodized oxidation) 방식등을이용할수있다. 이밖에도, CVD(chemical vapor deposition) 방식, PECVD(plasma-enhanced chemical vapor deposition) 방식, MOCVD(metal organic chemical vapor deposition) 방식, ALD(atomic layer deposition) 방식등과같은증착방법을이용할수도있다. 인터포저 (40) 의양면에는각각소정의패턴 (42) 이형성될수있다. 하측의패턴은하층패키지와전기적으로연결될수있고, 상측의패턴은상층패키지와전기적으로연결될수있다. 또한, 인터포저 (40) 를관통하는비아 (43) 는인터포저 (40) 의상하를서로전기적으로연결할수있다. 이러한구조를통하여하층패키지와상층패키지가서로전기적으로연결될수있게된다. 다음으로, 도 4의 (h) 에도시된바와같이, 제2 칩이실장되는제2 기판을인터포저에안착시킨다 (S150). 제2-8 -

9 칩 (60) 이실장되는제 2 기판 (50) 은상층패키지를구성하게된다. <68> <69> <70> <71> <72> <73> <74> <75> <76> <77> <78> <79> <80> <81> <82> 제2 기판 (50) 은상층패키지의기본구성으로서, 기판 (50) 상에는소정의패턴 ( 미도시 ) 및칩 (60) 이실장될수있다. 또한, 기판 (50) 의저면에는앞서설명한바와같이복수개의도전볼 (51) 들이결합되어, 인터포저 (40) 와전기적으로연결되는구조를이룰수있게된다. 칩 (60) 은접착층 (62) 을통하여기판에견고히안착될수있으며, 와이어 (61) 를통하여기판에형성된패턴 ( 미도시 ) 과전기적으로연결될수있다. 이러한구조로칩 (60) 이실장되는기판 (50) 은몰딩부 (70) 에의해커버됨으로써외부로부터보호될수있게된다. 한편, 하층패키지의경우와마찬가지로, 상층패키지의기판 (50) 에도칩 (60) 뿐만아니라 RLC와같은수동소자등이실장될수있음은물론이다. 다음으로, 도 4의 (i) 에도시된바와같이, 제1 기판의타면에복수의도전볼을결합한다 (S160). 하층패키지의기판 (10) 저면에복수의도전볼 (15) 을결합함으로써, BGA(ball grid array) 를구성할수있게된다. 도 5는본발명의다른측면에따른반도체패키지를나타내는단면도이다. 도 5를참조하면, 기판 (310,350), 패턴 (311,335,343), 패드 (312,342), 수동소자 (314), 도전볼 (315,351), 칩 (chip, 320,340,360), 솔더 (321,341), 언더필부 (322), 지지부 (331), 인터포저 (interposer, 332), 비아 (333,344), 접착층 (362,334), 와이어 (361), 몰딩부 (370) 가도시되어있다. 본실시예에따른반도체패키지역시앞서설명한제1 실시예의경우와같이인터포저 (332) 를사이에두고하층패키지위에상층패키지가적층되는구조를갖는다. 다만, 인터포저에도칩이실장되는것에그차이가있다. 먼저하층패키지의구조에대해설명하면다음과같다. 기판 (310) 은하층패키지의기본구성으로서, 기판 (310) 상에소정의패턴 (311) 과패드 (312) 및수동소자 (314) 들이실장될수있다. 또한, 기판 (310) 의저면에는복수개의도전볼 (315) 들이결합되어, BGA(ball grid arra y) 를구성할수도있다. 기판 (310) 에는칩 (320) 이실장된다. 칩 (320) 은솔더 (321) 를매개로하여기판 (310) 상에형성된패드 (312) 에직접연결되고언더필부 (322) 에의해견고히지지될수있다. 즉, 플립칩방식으로실장될수있다. 이를통하여, 기판 (310) 상에서상층패키지와의연결을위한패턴 (311) 등을형성할수있는공간을충분히확보할수있게될뿐만아니라, RLC와같은여러가지수동소자 (314) 를실장할수도있게되어, 하층패키지자체를시스템화할수도있게된다. 이러한기판 (310) 은기판 (310) 의가장자리에소정의두께로형성되는지지부 (331) 와, 지지부 (331) 에안착되는형상의인터포저 (332) 에의해커버될수있다. 즉, 인터포저 (332) 에의해기판 (310) 의상면은커버되며, 인터포저 (332) 와기판 (310) 사이에는지지부 (331) 의두께만큼의캐비티가형성될수있게되는것이다. 인터포저 (332) 로서, 본실시예에서는산화금속층을제시하도록한다. 산화금속층을이용함으로써, 본실시예에따른반도체패키지내부에서발생할수있는열을효율적으로분산시킬수있는기능을기대할수도있다. 또한, 하층패키지의휘어짐으로인해발생할수있는적층상의신뢰성문제를해결할수도있게된다. 본실시예에서는, 이러한산화금속층으로서경제성과방열효율등을고려하여산화알루미늄 (Al 2 O 3 ) 을제시하도록한다. 인터포저 (332) 와지지부 (331) 는별로도제작되어결합되는구조를가질수도있으나, 두꺼운판재를식각하여캐비티를형성함으로써인터포저 (332) 와지지부 (331) 가일체로이루어지는구조를가지도록할수도있다. 이경우, 지지부 (331) 역시산화알루미늄 (Al 2 O 3 ) 으로이루어질수있다. 인터포저 (332) 의저면에는칩 (340) 이실장될수있다. 앞서설명한바와같이, 기판 (310) 과인터포저 (332) 에의해형성되는공간인캐비티를충분히활용할수있도록, 기판 (310) 의상면과인터포저 (332) 의하면에각각칩 (320,340) 을실장함으로써, 집적도를극대화시킬수있는것이다. 도 5에는플립칩방식으로인터포저 (332) 의저면에실장된칩 (340) 이도시되어있으나, 와이어본딩방식을이용할수도있음은물론이며, 칩을실장하는방식은설계상의필요에따라다양하게변경할수있다. 인터포저 (332) 의저면에실장된칩 (340) 은인터포저 (332) 에형성된패턴 (343) 및인터포저 (332) 를관통하는비아 (344) 를통하여상층패키지와도전기적으로연결될수있다

10 <83> <84> <85> <86> <87> <88> <89> <90> <91> <92> <93> <94> <95> <96> 지지부 (331) 는접착층 (334) 등을통하여기판 (310) 에견고히안착될수있다. 이러한지지부 (331) 에는, 하층패키지와상층패키지를전기적으로연결하는비아 (333) 가형성될수있다. 즉, 도 5에도시된바와같이, 지지부 (331) 및지지부 (331) 상면의인터포저 (332) 를관통하는비아 (333) 가형성될수있는것이다. 이러한비아 (33 3) 에의하여하층패키지의기판 (310) 에형성된패턴 (311) 과인터포저 (332) 에형성된패턴 (343,335) 및상층패키지의기판 (350) 에형성된패턴 ( 미도시 ) 이서로전기적으로연결될수있게된다. 한편, 지지부 (331) 에의해캐비티가형성되고, 이렇게형성된캐비티에칩들 (320,340) 이배치되므로, 지지부 (331) 의높이는칩들 (320,340) 의두께등을고려하여결정될수있다. 인터포저 (332) 의상면에는상층패키지가적층될수있다. 상층패키지와인터포저 (332) 사이의전기적인연결을위하여상층패키지의저면에는도전볼 (351) 이형성될수있다. 상층패키지의구조에대해보다구체적으로설명하면다음과같다. 기판 (350) 은상층패키지의기본구성으로서, 기판 (350) 상에는소정의패턴 ( 미도시 ) 및칩 (360) 이실장될수있다. 또한, 기판 (350) 의저면에는앞서설명한바와같이복수개의도전볼 (351) 들이결합되어, 인터포저 (33 2) 와전기적으로연결되는구조를이룰수있게된다. 칩 (360) 은접착층 (362) 을통하여기판에견고히안착될수있으며, 와이어 (361) 를통하여기판 (350) 에형성된패턴 ( 미도시 ) 과전기적으로연결될수있다. 이러한구조로칩 (360) 이실장되는기판 (350) 은몰딩부 (370) 에의해커버됨으로써외부로부터보호될수있게된다. 한편, 하층패키지의경우와마찬가지로, 상층패키지의기판 (350) 에도칩 (360) 뿐만아니라 RLC와같은수동소자 (314) 등이실장될수있음은물론이다. 상술한구조의반도체패키지를제조하는방법이도 6 및도 7에도시되어있다. 도 6은도 5의반도체패키지를제조하는방법을나타내는순서도이고, 도 7은도 6의제조방법을나타내는흐름도이다. 도 7을참조하면, 기판 (310,350), 패턴 (311,335,343), 패드 (312,342), 수동소자 (314), 도전볼 (315,351), 칩 (chip, 320,340,360), 솔더 (321,341), 언더필부 (322), 지지부 (331), 인터포저 (interposer, 332), 비아 (333), 접착층 (362,334), 와이어 (361), 몰딩부 (370) 가도시되어있다. 본실시예를설명함에있어서, 제1 기판, 제1 칩, 제2 칩은하층패키지의기판및칩을의미하고, 제2 기판, 제3 칩은상층패키지의기판및칩을의미하는것으로서, 이는구별의편의를위한것에불과하다. 소정의패턴이형성된제1 기판의일면에플립칩방식으로제1 칩을실장한다 (S210). 도 7의 (a) 및 (b) 에도시된바와같이, 솔더를매개로하여기판 (310) 상에형성된패드 (312) 에칩 (320) 을직접연결하는것이다. 이를통하여, 기판 (310) 상에서상층패키지와의연결을위한패턴 (311) 등을형성할수있는공간을충분히확보할수있게될뿐만아니라, RLC와같은여러가지수동소자 (314) 를실장할수도있게되어, 하층패키지자체를시스템화할수도있게된다. 다음으로, 도 7의 (c) 에도시된바와같이, 제1 기판에수동소자를실장할수있다 (S215). 이러한수동소자 (314) 에의해하층패키지를시스템화할수있음은앞서설명한바와같다. 이상에서설명한하층패키지의기판 (310) 과별도로, 도 7의 (d) 및 (e) 에도시된바와같이, 산화금속층 (330) 의중앙부를식각하여캐비티를형성한다 (S220). 이는하층패키지의기판 (310) 을커버하는지지부 (331) 및인터포저 (332) 를형성하기위한것으로서, 산화알루미늄을이용할수있음은앞서설명한바와같다. 한편, 캐비티내부에배치될칩 (320,340) 들의두께등을고려하여지지부 (331) 의높이, 즉캐비티의깊이를결정할수있음또한앞서설명한바와같다. 다음으로, 도 7의 (f) 에도시된바와같이, 캐비티내부에제2 칩을실장한다 (S230). 도 7의 (f) 에는플립칩방식으로실장된칩 (340) 이도시되어있으나, 와이어본딩방식을이용할수도있음은물론이며, 칩을실장하는방식은설계상의필요에따라다양하게변경할수있다. 다음으로, 도 7의 (g) 에도시된바와같이, 산화금속층의가장자리를관통하도록비아를형성한다 (S240). 산화금속층의가장자리, 즉지지부 (331) 와인터포저 (332) 를모두관통하는비아 (333) 는하층패키지와상층패키지를전기적으로연결하는기능을수행할수있다. 이러한비아 (333) 를형성하기위하여산화금속층의가장자리에홀을천공하고, 홀에도전성물질을충전시키는방법을이용할수있으며, 그밖의여러방법을이용할수도있음은물론이다

11 <97> <98> <99> <100> <101> <102> <103> 다음으로, 도 7의 (h) 에도시된바와같이제2 칩과제1 칩이서로대향하도록, 산화금속층을제1 기판에안착시킨다 (S250). 이로써하층패키지의기판 (310) 이산화금속층에의해커버될수있게된다. 다음으로, 도 7의 (i) 에도시된바와같이, 제3 칩 (360) 이실장되는제2 기판 (350) 을인터포저 (332) 상에안착시킨다 (S260). 제3 칩 (360) 이실장되는제2 기판 (350) 은상층패키지를구성하게된다. 제2 기판 (350) 은상층패키지의기본구성으로서, 기판 (350) 상에는소정의패턴 ( 미도시 ) 및칩 (360) 이실장될수있다. 또한, 기판 (350) 의저면에는앞서설명한바와같이복수개의도전볼 (351) 들이결합되어, 인터포저 (332) 와전기적으로연결되는구조를이룰수있게된다. 칩 (360) 은접착층 (362) 을통하여기판 (350) 에견고히안착될수있으며, 와이어 (361) 를통하여기판 (350) 에형성된패턴 ( 미도시 ) 과전기적으로연결될수있다. 이러한구조로칩 (360) 이실장되는기판 (350) 은몰딩부 (370) 에의해커버됨으로써외부로부터보호될수있게된다. 한편, 하층패키지의경우와마찬가지로, 상층패키지의기판 (350) 에도칩 (360) 뿐만아니라 RLC와같은수동소자등이실장될수있음은물론이다. 다음으로, 도 7의 (j) 에도시된바와같이, 제1 기판의타면에복수의도전볼 (315) 을결합한다 (S270). 하층패키지의기판저면에복수의도전볼 (315) 을결합함으로써, BGA(ball grid array) 를구성할수있게된다. 이상본발명의여러실시예에따른반도체패키지및그제조방법에설명하였으며, 전술한실시예외의많은실시예들이본발명의특허청구범위내에존재한다. <104> 발명의효과상술한바와같이본발명의바람직한실시예에따르면, 하층패키지에플립칩방식으로칩을실장하고, 상층패키지와하층패키지사이에인터포저를개재함으로써, 방열성능을개선할수있고, 고집적화를구현할수있다. <1> <2> <3> <4> <5> <6> <7> <8> <9> <10> <11> <12> <13> <14> <15> <16> <17> 도면의간단한설명도 1은종래기술에따른반도체패키지를나타내는단면도. 도 2는본발명의일측면에따른반도체패키지를나타내는단면도. 도 3은도 2의반도체패키지를제조하는방법을나타내는순서도. 도 4는도 3의제조방법을나타내는흐름도. 도 5는본발명의다른측면에따른반도체패키지를나타내는단면도. 도 6은도 5의반도체패키지를제조하는방법을나타내는순서도. 도 7은도 6의제조방법을나타내는흐름도. < 도면의주요부분에대한부호의설명 > 10, 50: 기판 11, 42: 패턴 12: 패드 13: 범프 43: 비아 14: 수동소자 15, 51: 도전볼 20, 60: 칩 (chip) 21: 솔더 30, 70: 몰딩부 40: 인터포저 (interposer) 61: 와이어 310, 350: 기판 311, 335: 패턴 312, 342: 패드 314: 수동소자 315, 351: 도전볼 320, 340, 360: 칩 (chip)

12 <18> <19> <20> <21> 321, 341: 솔더 322: 언더필부 331: 지지부 332: 인터포저 (interposer) 333, 344: 비아 362, 334: 접착층 361: 와이어 370: 몰딩부 도면 도면 1 도면

13 도면

14 도면

15 도면 5 도면

16 도면