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태연 포
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1 Product Manual RASPGA EVM (Xilinx FPGA XC6LX16-CFG324 - EVM 보드 ) Embedded and Logic Solution elogics 이로직스 RM607-1, Digital Empire, #685,Gasan-dong, 서울특별시금천구가산동 568번지 Geumcheon-gu Seoul, Korea. (Zip: ) 디지털엠파이어 607-1호 ( 우 : ) Phone: (02) 전화 : (02) Fax: (02) 팩스 : (02) naaman@paran.com naaman@paran.com elogics All rights reserved

2 RASPGA Board Manual Version Description Date Who 1.0 Initial Create Elogics 2

3 목차 1. 제품설명 제품사양 제품구성 보드사진및구성도 블록별부품특징 RASPGA 보드회로설명 마이크로브레이즈와피코브레이즈특징 콘넥터설명 ISE PROM FILE(*.MCS) 만들기 EXAMPLE PROJECT

4 1. 제품설명 RASPGA Shield 보드는 Xilinx사의 Spartarn-6 시리즈중 XC6SLX16-FG324 패키지로제작된 FPGA EVM보드입니다. 보드내에 128Mbyte DDR2(16Bit) 메모리, LVDS 200Mhz OSC, 4Bbit LED, 4Bit DIP Switch등이내장되어있다. 또한사용자가포트를확장할수있도록 60핀 I/O포트 2개, 라즈베리파이-B/2 호환확장콘넥터가연결할수있도록 40핀콘넥터가있습니다. 동작전원은 5V 전원으로동작하며, 동작상태를표시하기위한 Status LED등이있습니다. 소프트웨어적으로본제품은 Xilinx 사에서제공되는 ISE Tool을사용하며, H/W개발언어인 VHDL, Verilog를습득및여러가지 IP(UART, HDMI, DSP Block) 등을실습할수있습니다. 보다나은설계방법으로서 EDK, 어셈블리어 (KSPSM6.EXE)Tool 를가지고 FPGA내부에 32Bit Microbraze, 8Bit Picobraze를내장하는방법과예제프로그램을테스트할수있다. 단지교육용뿐만아니라다양한용도로응용할수있도록확장 I/O 포트가내장되어있습니다. 2. 제품사양 2.1. 하드웨어사양 FPGA : Xilinx XC6SLX16-CSG324 DDR2-16Bit 128Mbyte FPGA Configuration EEPROM(SPI PROM) DC Power 5V 입력 ( 역전압, 과전압 ) 보호회로 4 bit dip switch 4 bit LED, 전원표시 LED 업보드확장콘넥터 (2x20xx2.54MM) 라즈베리파이연결콘넥터 (2x20x2.54) 보드사이즈 : 70mm x 54mm 3.3V LVDS 200Mhz, 50Mhz OSC 전원콘넥터 2.2. 소프트웨어사양및 Example ISE 12.4, EDK ( 예제코드 ), ISE 11.5 이상지원됨 제공소스 : 마이크로브레이즈예제기본 Serial Uart Source 코드 Picobraze Example HDMI OUT (UP BOARD) 2.3. 전기적사양 5V 2A DC 아답터 1.2V FPGA CORE 전원 1.8V DDR2 메모리전원 3.3V, 1.8V 선택 I/O 전원 4

5 3. 제품구성 구분 수량 비고 RASPGA 보드, 라즈베리콘넥터 1 판매 제품설명서 1 이로직스 회로도 PDF 1 Webhard 제공소스 - 1 Webhard 5

6 4. 보드사진및구성도 4.1. 라즈베리파이와연결사진 라즈베리파이와 RASPGA 보드 6

7 4.2. RASPGA TOP 사진 4.3. RASPGA 보드 BOTTOM 사진 7

8 4.4. BLOCK DIAGARAM EXPADN CONNECTOR SWITCH XC6SLX16CG V 1.8V DDR2 1.2V P8 P9 RASPGA EVM BOARD 6 JTAG CON 1 DC 5. 블록별부품특징 5.1. FPGA : XC6SLX XILINX 공정으로제조된최신칩 옵션에따라서 XC6LX16CG324 CSG324패키지 0.8 BALL 피치 Block RAM,PLL,DSP Slice Block 1.8V,3.3V I/O Port( 선택적 ) 5.2. DDR2 : K4B1G1646G 1GBIT 16BIT SDRAM 16Bit DDR2 인터페이스 333Mhz 동작 96FGGA PIN 5.3. 시스템전원 5V DC 입력 CORE 전원 : SC186-4A -1.2V I/O 전원 : SC183-2A 1.8V SC183-2A - 3.3V 5.4. 보드동작클럭 3.3V 200MHZ MEMS LVDS OSC(7.0x5.0mm) 3.3V OSC (3.2 x 2.0mm) 8

9 2 0.1uF 2 0.1uF 2 0.1uF 2 0.1uF uF CT uF/16V RASPGA-EVM Manual V. 1.0 [ ] 6. RASPGA 보드회로설명 6.1. Main FPGA : Xilinx Spartan XC6SLX-CSG324( 옵션에따라부품이달라짐 ) EVM 보드의전체적인제어를담당함 SPI 통신 동작상태 LED 제어 확장 I/O PORT 제어 6.2. FPGA DDR2회로도 FPGA내 BANK35핀과연결 1.8V I/O 전원 MIG(Memory IP Generator) 통해서 IP 생성 VREF 0.9V 전원 VCC1.8V A1 E1 J9 M9 R1 J1 A9 C1 C3 C7 C9 E9 G1 G3 G7 G9 DDR_A0 M8 DDR_A1 M3 DDR_A2 M7 DDR_A3 N2 DDR_A4 N8 DDR_A5 N3 DDR_A6 N7 DDR_A7 P2 DDR_A8 P8 DDR_A9 P3 DDR_A10 M2 DDR_A11 P7 DDR_A12 R2 DDR_A13 R8 CLK_DDRA J8 CLK_DDRA# K8 DDR_CKE K2 DDR_CS L8 DDR_RAS K7 DDR_CAS L7 DDR_WE K3 DDR_DQM0 F3 DDR_DQM1 B3 DDR_BA0 L2 DDR_BA1 L3 DDR_BA2 L1 VTT_REF1 J2 U3 A2E2 NC1 NC2 G8 VDDL DQ0 G2 VDD1 DQ1 H7 VDD2 DQ2 H3 VDD3 DQ3 H1 VDD4 DQ4 H9 VDDL DQ5 F1 VDDQ1 DQ6 F9 VDDQ2 DQ7 C8 VDDQ3 DQ8 C2 VDDQ4 DQ9 D7 VDDQ5 DQ10 D3 VDDQ6 DQ11 D1 VDDQ7 DQ12 D9 VDDQ8 DQ13 B1 VDDQ9 DQ14 B9 VDDQ10 DQ15 A8 A0 UDQS# A1 UDQS B7 E8 A2 LDQS# A3 LDQS F7 A4 A5 A6 R3 A7 RFU2 R7 A8 RFU3 A9 A10 K9 A11 ODT A12 A3 A13/RFU4 VSS1 E3 VSS2 J3 CK VSS3 N1 CK# VSS4 P9 CKE VSS5 A7 CS# VSSQ1 B2 RAS# VSSQ2 B8 CAS# VSSQ3 D2 WE# VSSQ4 D8 VSSQ5 E7 LDM VSSQ6 F2 UDM VSSQ7 F8 VSSQ8 H2 BA0 VSSQ9 H8 BA1 VSSQ10 J7 BA2 VSSDL VREF K4T1G164QQ-HC(L)E6-667 DDR_DB0 DDR_DB1 DDR_DB2 DDR_DB3 DDR_DB4 DDR_DB5 DDR_DB6 DDR_DB7 DDR_DB8 DDR_DB9 DDR_DB10 DDR_DB11 DDR_DB12 DDR_DB13 DDR_DB14 DDR_DB15 DDR_DQS1_M DDR_DQS1_P DDR_DQS0_M DDR_DQS0_P DDR_OPT DDR_A4 1 R VTT_DDR DDR_A3 1 R DDR_A2 1 R DDR_A5 1 R DDR_A1 1 R C89 0.1uF DDR_A6 1 R DDR_A0 1 R C90 0.1uF DDR_A7 1 R DDR_A8 1 R C91 0.1uF DDR_A9 1 R DDR_A10 1 R C83 0.1uF DDR_A11 1 R DDR_A12 1 R C84 0.1uF DDR_A13 1 R DDR_BA1 1 R DDR_BA0 1 R DDR_BA2 1 R VTT_DDR DDR_WE 1 R C88 0.1uF DDR_RAS 1 R DDR_CAS 1 R C85 0.1uF C86 0.1uF C87 0.1uF VCC1.8V org C9 C10 C8 C11 C12 + X7R X7R X7R X7R X7R 6.3. UP 보드확장콘넥터회로도 (1.8V,3.3V I/O, Default 3.3V) DIFF SIGNAL VCC5 VCC5 DIFF SIGNAL IO_L31N 10 9 IO_L29N 4 4 IO_L31P IO_L29P 4 4 IO_L30N IO_L33N 4 4 IO_L30P IO_L33P 4 4 IO_L35N IO_L1N 4 4 IO_L35P IO_L1P 4 4 IO_L38N IO_L32N 4 4 IO_L38P IO_L32P 4 4 IO_L37N IO_L36N 4 4 IO_L37P IO_L36P IO_L34N IO_L43N 4 4 IO_L34P IO_L43P 4 4 IO_L44N IO_L39N 4 4 IO_L44P IO_L39P 4 4 IO_L45N IO_L41N 4 4 IO_L45P IO_L41P 4 4 IO_L61N IO_L40N 4 4 IO_L61P IO_L40P 4 4 IO_L46N IO_L42N 4 4 IO_L46P IO_L42P IO_L47N IO_L53N 4 4 IO_L47P IO_L53P 4 4 IO_L50N IO_L48N 4 4 IO_L50P IO_L48P 4 4 IO_L74N IO_L74P 4 CN3 CD_ P SD-60P DGND DGND 9

10 6.4. LEFT 확장콘넥터회로도 (3.3V I/O,Default 3.3V) VDD_3V3 VCC P VDD_3V3 4 IO_DIFF0_N11 IO_DIFF0_P IO_DIFF0_N33 IO_DIFF0_P IO_DIFF0_N34 IO_DIFF0_P IO_DIFF0_N35 IO_DIFF0_P IO_DIFF0_N36 IO_DIFF0_P IO_DIFF0_N37 IO_DIFF0_P IO_DIFF0_N38 IO_DIFF0_P IO_DIFF0_N39 IO_DIFF0_P IO_DIFF0_N41 IO_DIFF0_P IO_DIFF0_N50 IO_DIFF0_P IO_DIFF0_N62 IO_DIFF0_P IO_DIFF0_N63 IO_DIFF0_P IO_DIFF0_N64 IO_DIFF0_P IO_DIFF0_N65 IO_DIFF0_P IO_DIFF0_N66 IO_DIFF0_P66 4 DGND HEADER 20x2/M DGND 6.5. RIGHT 확장라즈베리콘넥터 3.3V 3V3 1 2 SDA GPIO_ IO_B2_P14 SCL GPIO_ IO_B2_P15 GPIO_GCLK GPIO_ IO_B2_N15 GPIO_14 IO_B2_N GPIO_15 IO_B2_P16 5 GPIO_GEN0 GPIO_ IO_L32P_R8 GPIO_18 IO_B2_N16 5 GPIO_GEN2 GPIO_ IO_L46N_R7 GPIO_GEN3 GPIO_ IO_L47P_N6 GPIO_23 IO_L32P_T GPIO_24 IO_L32N_V9 5 SPI_MOSI 5 IO_L47N_P6 GPIO_ SPI_MISO 5 IO_L48P_R5 GPIO_ GPIO_25 IO_L40P_M8 5 SPI_SCLK 5 IO_L48N_T5 GPIO_ GPIO_8 IO_L40N_N GPIO_7 IO_L41P_U IO_L49P_U5 ID_SD 27 ID_SC IO_L41N_V IO_L49N_V5 GPIO_ IO_L62P_R3 GPIO_6 GPIO_12 IO_L43N_V IO_L62N_T3 GPIO_ IO_L63P_T4 GPIO_19 GPIO_16 IO_L44P_N7 5 5 IO_L63N_V4 GPIO_ GPIO_20 IO_L44N_P GPIO_21 IO_L45P_T6 5 P4 VCC5 TXD0 RXD0 GPIO_GEN1 GPIO_GEN4 GPIO_GEN5 GPIO_GEN6 SPI_CE0_N SPI_CE1_N DGND HEADER 20x2/M DGND RASPBERRY PI 2 PIN MAP 6.6. System Clock generation 회로도 3.3V 50Mhz OSC 2.5V MEMS OSC (200)MHZ LVDS OSC 기본장착 (clock+, clock-) 로직설계시선택하여사용한다. VDD_3V3 CLK_200- CLK_ VCC 4 OUT_B OUT Y1 EG2121CA 200Mhz OE 1 NC 2 GND 3 DIFF ROUTING C22 0.1uF VDD_3V3 OSC_CLK 4 3 Y Mhz VCC NC 1 CLKGND 2 10

11 10K 10K R22 R RASPGA-EVM Manual V. 1.0 [ ] 6.7. Reset 회로 Positive Level reset 입력 ( L: Reset, H: Normal) VDD_3V3 4 U10 +5V /RSTN 2 R PWR_nRST PWR_nRST 5 5 FPGA_DONE R C81 0.1uF S2 3 /MR GND 1 MAX811 SW PUSHBUTTON DGND 6.8. 전원회로 (5V 입력 ) 생략 1.2V FPGA CORE 공급회로 : 1.2V 4A 전원공급 3.3V I/O 공급회로 : 3.3V I/O 전원공급 과전압, 과전류보호회로내장 6.9. Configuration Serial SPI Prom 회로 ST 사의 W25P64, Serial Prom 을사용했다. VDD_3V3 VDD_3V3 VDD_3V3 VDD_3V3 SPI_CS_B FPGA_D0 R25 10K U4 CE# VCC 7 SO HOLD# R24 FPGA_CCLK 10K 8 WP# SCK 5 FPGA_MOSI_CSI_B_MISO VSS SI MP25P16/N25Q JTAG 회로도 VCC GND TCK TDO TDI TMS VDD_3V3 CN CON6 C_TCK C_TDO C_TDI C_TMS 핀번호는위사진에서하단부터 VCC, GND, TCK, TDO, TDI, TMS 11

12 7. Microbraze 와 Picobraze 특징 7.1. MicroBraze Bus 구조 32Bit AXI BUS Local Memory, Microbraze Debug Module(MDM) Tightly Coupled IO Module including(i/o BUS, Interrupt Controller, UART, Timer 등 ) 개발Tool EDK, SDK, ISE 7.2. Picobraze Bus 구조 8Bit BUS 개발Tool Picobraze Asembler(KCPSM6.EXE) 7.3. 응용및실습분야 UART 코딩실습 SPI Master 통신 Picobraze Assembler 컴파일하기 기타등등 12

13 8. 콘넥터설명 8.1. CN1. DC Jack 5V (DC 입력 ) 본제품은 5V@2A 아답터전원으로사용합니다. 1핀 -5V 2핀 GND 8.2. CN2. Xilinx Jtag Pin Number Pin Name 설명 1 VCC 3.3 V 2 GND Ground 3 TCK JTAG Clock 4 TDO JTAG Data Out 5 TDI JTAG Data In 6 TMS JTAG Mode Set 8.3. CN3 UP Board 콘넥터 ( 3.3V, 1.8V I/O) BANK 1 Num I/O BANK FPGA Num I/O BANK FPGA 2 VCC +5V 1 VCC +5V 4 VCC +5V 3 VCC +5V 6 GND Ground 5 GND Ground 8 IO_L31N BANK1 7 IO_L29N BANK1 10 IO_L31P BANK1 9 IO_L29P BANK1 12 IO_L30N BANK1 11 IO_L33N BANK1 14 IO_L30P BANK1 13 IO_L33P BANK1 16 IO_L35N BANK1 15 IO_L1N BANK1 18 IO_L35P BANK1 17 IO_L1P BANK1 20 IO_L38N BANK1 19 IO_L32N BANK1 22 IO_L38P BANK1 21 IO_L32P BANK1 24 IO_L37N BANK1 23 IO_L36N BANK1 26 IO_L37P BANK1 25 IO_L36P BANK1 28 GND 27 GND 30 IO_L34N BANK1 29 IO_L43N BANK1 32 IO_L34P BANK1 31 IO_L43P BANK1 34 IO_L44N BANK1 33 IO_L39N BANK1 36 IO_L44P BANK1 35 IO_L39P BANK1 13

14 38 IO_L45N BANK1 37 IO_L41N BANK1 40 IO_L45P BANK1 39 IO_L41P BANK1 42 IO_L61N BANK1 41 IO_L40N BANK1 44 IO_L61P BANK1 43 IO_L40P BANK1 46 IO_L46N BANK1 45 IO_L42N BANK1 48 IO_L46P BANK1 47 IO_L42P BANK1 50 GND BANK1 49 GND BANK1 52 IO_L47N BANK1 51 IO_L53N BANK1 54 IO_L47P BANK1 53 IO_L53P BANK1 56 IO_L50N BANK1 55 IO_L48N BANK1 58 IO_50P BANK1 57 IO_L48P BANK1 60 IO_L74N BANK1 59 IO_L47P BANK P3 ( 3.3V I/O 선택 ) BANK0 Num I/O BANK FPGA Num I/O BANK FPGA 1 VCC +5V 2 VCC +5V 3 VCC 3.3V 4 VCC 3.3V 5 IO_L11N BANK0 IO_L11P BANK0 7 IO_L33N BANK0 8 IO_L33P BANK0 9 IO_L34N BANK0 10 IO_L34P BANK0 11 IO_L35N BANK0 12 IO_L35P BANK0 13 IO_L36N BANK0 14 IO_L36P BANK0 15 GND 16 GND 17 IO_N37N BANK0 18 IO_L37P BANK0 19 IO_L38N BANK0 20 IO_L38P BANK0 21 IO_L39N BANK0 22 IO_L39P BANK0 23 IO_L41N BANK0 24 IO_L41P BANK0 25 IO_L50N BANK0 26 IO_L50P BANK0 27 GND 28 GND 29 IO_L62N BANK0 30 IO_L62P BANK0 31 IO_L63N BANK0 32 IO_L63P BANK0 33 IO_L64N BANK0 34 IO_L64P BANK0 35 IO_L65N BANK0 36 IO_L65P BANK0 37 IO_L66N BANK0 38 IO_L66P BANK0 39 GND 40 GND 14

15 8.5. P4 RASPBERRY CONNECTOR Num I/O RASP RASP Num I/O RASP_G RASP GPIO PIO 1 3.3V-RAS +5V 2 VCC +5V IO_B2_14P GPIO_2 SDA 4 VCC +5V 5 IO_B2_15P GPIO_3 SCL 6 GND 7 IO_B2_L15N GPIO_4 GCLK 8 IO_B2_N14 GPIO_14 TXD0 9 GND 10 IO_B2_P16 GPIO_15 RXD0 11 IO_L32P_R8 GPIO_17 GEN0 12 IO_B2_N16 GPIO_18 GEN1 13 IO_L46N_R7 GPIO_27 GEN2 14 GND 15 IO_L47P_N6 GPIO_22 GEN3 16 IO_L32P_T9 GPIO_23 GEN V-RAS 18 IO_L32N_V9 GPIO_24 GEN5 19 IO_L47N_P6 GPIO_10 SPI_MOSI 20 GND 21 IO_L48P_R5 GPIO_9 SPI_MISO 22 IO_L40P_M8 GPIO_25 GEN6 23 IO_L48N_T5 GPIO_11 SPI_SCLK 24 IO_L40N_N8 GPIO_8 SPI_CE0 25 GND 26 IO_L41P_U8 GPIO_7 SPI_CE1 27 IO_L49P_U5 ID_SD 28 IO_L41N_V8 ID_SC 29 IO_L49N_V5 GPIO_5 30 GND 31 IO_L62P_R3 GPIO_6 32 IO_L43N_V7 GPIO_12 33 IO_L62N_T3 GPIO_13 34 GND 35 IO_L63P_T4 GPIO_19 36 IO_L44P_N7 GPIO_16 37 IO_L63N_V4 GPIO_26 38 IO_L44N_P8 GPIO_20 39 GND 40 IO_L45P_T6 GPIO_21 15

1. Bit File을만들기아래그림에서 Generate Programming File를더블클릭하면 Synthesis -> Implement

16 9. ISE Prom File(*.mcs) 만들기 9.1. Xilinx Tool 을이용한 FPGA 내용변경하기 Jtag tool을이용하여 FPGA 내용을사용자 logic으로변경할수있다 Bit File을만들기아래그림에서 Generate Programming File를더블클릭하면 Synthesis -> Implement -> Bitfile 생성이되며, 개발시필요한 bit file이생성된다 PROM FILE 만들기 Configure Taget Device -> Generate Target PROM/ACE File 을클릭한다. 16

17 ISE IMPACT 프로그램이실행된다. 여기서 Create PROM File Formatter 를클릭한다. Configure Single FPGA -> -> Auto Select PROM -> 순으로클릭한다. Output File Name : 생성될 file 이름 Output File Location : bit file 위치한디렉토리 17

18 하단에 OK 을클릭한다. OK 을누르면 Bitfile 에서생성된 file 을 load 한다. 또다른 device Add 을할창이띄면 No 한다 -> 다음은 OK 을누른다. Geneare File 을실행한다. 여기서사용자 mcs 파일이생성되었다. 18

19 생성된 Bit,mcs File 다운로드하기 J1 콘넥터순서 : VCC, GND, TCK,TDI.TDO, TMS Taget보드와 jtag tool 을연결한다. Usb cable을연결한다. Boundary Scan을클릭한다. 마우스우측 button 을누른후 Initialize Chain 을클릭한다. 19

20 클릭하면우측에 XILINX IC 모양과 SPI/BPI 창이뜬다. SPI/BPI 을클릭한다. 클릭하면위에서생성된 *.MCS 파일을 LOAD 한다. RASPGA 보드에 W25Q64BV/CV 가실장되어있어서이것을선택한다. 녹색으로표시된 FLASH ICON 을클릭한다. 다음에 Program 을선택하여 Write 을진행하며 Write 가완료시성공메시지가표시된다. 20

21 21

10. Example Project 10.1. 4개의 LED와 DIP Switch 사용예제 상태표시 LED1, LED2,LED3,LED4 Option를설정하기위한 DIP SWICH SW1,SW2,SW3,SW4 예제소스 : 제공된프로젝트를 RAS_LED_logic.

22 10. Example Project 개의 LED와 DIP Switch 사용예제 상태표시 LED1, LED2,LED3,LED4 Option를설정하기위한 DIP SWICH SW1,SW2,SW3,SW4 예제소스 : 제공된프로젝트를 RAS_LED_logic.xise open 한다. 위프로젝트를 Implement를실행후 bit File을다운로드한다. 그러면 LED가깜박이는것을볼수있다 RASPGA - ISE 프로젝트실습하기 22

$pdf 파일을참조합니다. 제공된C/D에서 D:\RAS_EDK\\system.$ xmp를더블클릭하면위와같이프로젝트가 OPEN 됩니다. 위예제는메모리테스트프로젝트입니다.

23 10.3. EDK 활용 Example EDK 사용법은 CD 에제공된 Xilinx_Embedded_Processor.pdf 파일을참조합니다. 제공된C/D에서 D:\RAS_EDK\\system.xmp를더블클릭하면위와같이프로젝트가 OPEN 됩니다. 위예제는메모리테스트프로젝트입니다. 여기에사용자로직및응용프로그램을코딩하여사용하면됩니다 Picobraze 실습하기 23

24 명령창에서 kcpsm6.exe uart_bridge.psm 을실행한다. 제공된소스파일이컴파일된다. 위와같이컴파일이진행됩니다. 에러가있으면수정후재컴파일을진행합니다 PICOBRAZE 관련파일 Kcpsm.EXE - PICOBRAZE 어셈블리어 ROM_FORM.V - ROMFILE Template KCPSM6.V - PICOBRAZE 소스코드 UART_BRIDGE.PSM - PICOBARZE TOP 어셈블소스코드 i2c_routines.psm, kc705_i2c_devices.psm, soft_delays_100mhz.psm, PicoTerm_routines.psm uart_rx6.v, uart_tx6.v PICOBRAZE 실습프로젝트 자료실참고, 프로젝트는파일은계속 update됨 24

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Product Manual FANDA (Flexiable And Adaptive) - FA (Xilinx FPGA XCA00T - EVM 보드 ) Embedded and Logic Solution elogics 이로직스 RM0-, Digital Empire, #,Gasan-dong, 서울특별시금천구가산동 번지 Geumcheon-gu Seoul, Korea.