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혁권 호
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1 Journal of the Korea Institute of Information and Communication Engineering MOM 커패시터를사용한디지털 - 아날로그변환기를가진 10-bit 10-MS/s 비동기축차근사형아날로그 - 디지털변환기 정연호 장영찬 * A 10-bit 10-MS/s Asynchronous SAR analog-to-digital converter with digital-to-analog converter using MOM capacitor Yeon-Ho Jeong Young-Chan Jang * Department of Electronic Engineering, Kumoh National Institute of Technology, Gumi, Gyeongbuk , Korea 요약본논문은디지털- 아날로그변환기 (DAC: digital-to-analog converter), SAR 로직, 그리고비교기로구성된 10-bit 10-MS/s 비동기축차근사형 (SAR: successive approximation register) 아날로그-디지털변환기 (ADC: analog-todigital converter) 를제안한다. Rail-to-rail의입력범위를가지는설계된비동기축차근사형아날로그-디지털변환기는샘플링속도를향상시키기위해 MOM(metal-oxide-metal) 커패시터를이용한바이너리가중치기반의디지털- 아날로그변환기를사용하여구현한다. 제안하는 10-bit 10-MS/s 비동기축차근사형아날로그- 디지털변환기는 μm CMOS 공정에서제작되고면적은 mm2를차지한다. 1.1 V의공급전압에서전력소모는 0.37 mw를나타낸다 khz와 5.12 MHz의아날로그입력신호에대해측정된 SNDR은각각 db와 db이다. ABSTRACT This paper presents a 10-bit 10-MS/s asynchronous successive approximation register (SAR) analog-to-digital converter (ADC) which consists of a digital-to-analog converter (DAC), a SAR logic, and a comparator. The designed asynchronous SAR ADC with a rail-to-rail input range uses a binary weighted DAC using metal-oxide-metal (MOM) capacitor to improve sampling rate. The proposed 10-bit 10-MS/s asynchronous SAR ADC is fabricated using a 0.18-μ m CMOS process and its active area is mm2. The power consumption is 0.37 mw when the voltage of supply is 1.1 V. The measured SNDR are db and db at the analog input frequency of khz and 5.12 MHz, respectively. 키워드 : 축차근사형, 아날로그 - 디지털변환기, 디지털 - 아날로그변환기, MOM Key word : successive approximation, analog-to-digital converter, digital-to-analog converter, metal-oxide-metal 접수일자 : 심사완료일자 : 게재확정일자 : * Corresponding Author Young-Chan Jang( ycjang@kumoh.ac.kr, Tel: ) Department of Electronic Engineering, Kumoh National Institute of Technology, Gumi, Gyeongbuk , Korea Open Access print ISSN: online ISSN: This is an Open Access article distributed under the terms of the Creative Commons Attribution Non-Commercial License( by-nc/3.0/) which permits unrestricted non-commercial use, distribution, and reproduction in any medium, provided the original work is properly cited. Copyright C The Korea Institute of Information and Communication Engineering.

2 Ⅰ. 서론최근모바일분야에서 SoC 구현에있어소면적및저전력의요구가높아짐에따라이에적합한축차근사형 (SAR: successive approximation register) 아날로그- 디지털변환기 (ADC: analog-to-digital converter) 가주목받고있다. 일반적으로동기식방식의축차근사형 ADC는낮은샘플링속도때문에바이오응용분야혹은센서인터페이스등에주로이용되었다. [1-4] 하지만최근에는비동기방식의축차근사형 ADC가연구되면서샘플링속도를향상시킬수있게되었다 [5]. 동기식으로동작하는일반적인축차근사형 ADC는 N-bit을구현하기위해리셋구간, 샘플구간, 그리고 N 번의데이터변환주기를포함하여총 N+2의클록주기가필요하게된다. 또한디지털-아날로그변환기 (DAC: digital-to-analog converter) 의정착 (settling) 시간, 비교기의비교시간, 그리고 SAR 로직의디지털지연시간의합에의해클록주파수가결정된다. 이에따라샘플링주파수의 N 배이상의높은클록주파수가요구되어시스템에서전력소모를증가시키고클록공급에제한을발생시킬수있다. 이에반해비동기방식의축차근사형 ADC는외부클록에의해내부클록을생성하고그내부클록으로 ADC를동작시킨다. 또한외부클록한주기에리셋, 샘플, 그리고 N 번의데이터변환과정이모두진행된다. 그러므로외부클록의속도와샘플링속도가동일하게되어샘플링속도를향상시킬수있고, 외부클록의공급에있어부담을완화시키고전력소모를줄일수있다 [6]. 이에따라비동기축차근사형 ADC는수십 MHz의샘플링속도를갖는파이프라인 ADC의영역이었던통신및비디오응용분야에적용하게되었다. 높은해상도를가진축차근사형 ADC의설계에있어샘플링속도를향상시키기위한연구는지속되어왔다. 가장큰영향을미치는것은축차근사형 ADC의구성블록중하나인디지털-아날로그변환기 (DAC: digitalto-analog converter) 의정착시간이다. 커패시터로구성된 DAC의정착시간을줄이기위해다양한연구가진행되고있다. 그예로분할-커패시터방식의 DAC[7] 을이용하여전체커패시턴스를줄이고정착속도를향상시킨다. 또한이진여분축차근사형 ADC[8] 와비이진여분축차근사형 ADC[9] 등의구조및스위칭방식을 변환하여정착시간을줄이는연구도발표되었다. 하지만이진여분방식은추가적인디지털회로가많이요구되어전체변환속도가낮아지고면적도증가된다. 비이진여분방식은디지털코드로에러를보정하는기법으로추가적인디지털회로를요구하지않지만두개의축차근사형 ADC가요구되어전력소모및면적에서비효율적이다. 본논문에서는 DAC의커패시턴스를줄이기위해 MOM (metal-oxide-metal) 방식의커패시터를이용한다. 커패시턴스가작아짐에따라열잡음이증가하게되는부분은선형성이좋은바이너리방식의커패시터어레이를사용하여보완한다. Ⅱ. 비동기축차근사형 ADC V IN+ V IN- V DAC+ + comp_out Comparator - V DACclk_ex clk_ex reset sample clkc valid comp_out MOM Capacitive DAC 10 B9 B8 control signal clkc SAR Logic B9 B8 B1 B0 valid 10-bit Data out B1 B0 그림 1. 비동기축차근사형아날로그 - 디지털변환기의 블록도와 타이밍도 Fig. 1 Block diagram and timing diagram of Asynchronous SAR ADC 그림 1 는설계된 10-bit 10-MS/s 비동기축차근사형 ADC의블록도로 MOM 커패시터를이용한 DAC, 비교기, SAR 로직으로구성된다. DAC는차동입력을샘플하고바이너리알고리즘을위한기준전압을생성한다. 비교기는 DAC의출력전압의차이를비교한다. SAR 로직은비교기의출력을순차적으로저장하는역 130

3 MOM 커패시터를사용한디지털 - 아날로그변환기를가진 10-bit 10-MS/s 비동기축차근사형아날로그 - 디지털변환기 할과비교기의출력값으로부터 DAC의스위치를제어하는신호를생성한다. 비동기축차근사형 ADC는외부클록인 clk_ex으로부터 SAR 로직과비교기에의해생성된내부클록인 clkc와 valid에의해동작한다. 그림 1 는비동기축차근사형 ADC의타이밍도로외부클록에의해샘플신호와내부클록이생성되는과정을보여준다. 내부클록인 clkc는비교기의클록이며 low 일때 DAC의출력전압을비교한다. 비교가끝난후 0 혹은 1로정해진디지털값은 SAR 로직에저장되고비교동작이끝났음을알리는 valid 신호가 high가된다. valid 신호가 high가되면 comp_out 값에따라 DAC의기준전압이변화하고다음비교를위해 clkc는 high가되어비교기가 pre-charge하게된다. 비교기가 pre-charge되면 valid 신호는 low가된다. 이러한과정으로 DAC는아날로그입력값을바이너리 search 알고리즘으로찾아가고 10 번의데이터변환이끝나면 reset 신호가활성화된다. 그림 2 는전압비교기의회로도로 clkc 신호가 high 일때 pre-charge, low 일때비교동작을수행한다. clkc 신호가 low가되면입력전압차에따라 V OUTP, V OUTM 전압이출력되고, 그림 2 의 SR 래치에의해디지털값으로출력된다. 비교가완료된두출력 (V OUTP, V OUTM ) 은 high와 low 혹은 low로 high의값을가지기때문에 valid 신호를 high로변화시킨다. clkc 신호가 high가되면 pre-charge 구간으로 V OUTP, V OUTM 노드가모두 high로충전된다. 이에따라 SR 래치는이전값을유지하게되고 valid 신호는 low가된다. 일반적인전압비교기에서 Q1, Q2 노드는 V DD -V TH 로 pre-charge된다. 하지만공정변화에따라트랜지스터의부정합 (mismatch) 이발생하여 V TH 레벨이다르게될수있다. 이러한결과는 1 mv 이하의 LSB(least significant bit) 를가지는설계에서는큰오차를생성하여 ADC의성능을저하시킨다. 이를방지하기위해 Q1, Q2 노드를 V DD 전압으로 pre-charge 한다. /clkc V OUTP Q1 V IN+ V OUTP V OUTM /clkc /clkc V OUTM Q2 V IN- comp_out /comp_out valid Ⅲ. MOM 커패시터를이용한디지털 - 아날로그변환기 그림 3 는 MIM (metal-insulator-metal) 커패시터의구조를나타낸다. N 번째메탈과 N+1 번째메탈사이에커패시터가위치하며두평판사이의거리가가까워서면적대비커패시턴스높아효율적이다. 하지만디자인룰에의해 1 ~ 2 ff의작은커패시턴스의구현이어렵다. 그림 3 는 MOM (metal-oxide-metal) 커패시터의구조로같은층의두메탈사이에기생커패시터를이용한다. 이때문에 MOM 방식은작은커패시턴스값으로구현이가능하다. 그림 4는 MOM 커패시터를이용한레이아웃을나타낸다. MOM 커패시터의좌우대칭을이루게레이아웃하여 DAC의부정합을줄인다. 기생성분으로커패시턴스를생성하기때문에높은값을얻기가어렵다. 본논문에서는최소의메탈간격으로설계하여 2 ff의유닛커패시턴스를가진다. 또한여러층의 MOM을병렬로연결할경우그연결로인한부정합이발생될수있으므로단일층의 MOM만이용한다. 그림 2. 비교기와 래치의회로도 Fig. 2 Circuit diagram of comparator and latch 131

Metal N+1 Top Bottom 그림 5는 MOM 커패시터를이용한 DAC의회로도이다. 선형성이좋은바이너리기반의구조를사용하고 MSB 와 MSB-1 을결정하는커패시터인 512C 와 256C 를각각 4 개와 2 개의 로분리함으로써 RC 지연시 Metal N 간을줄여 DAC 의정착을빠르게한다. Metal N Metal N Ⅳ.

4 Layout using MOM capacitor V IN+ V IN- C C 2C 2C 256C 4C 4C 256C 256C 512C 512C 512C 그림 5. MOM 커패시터를이용한 DAC 의구조 Fig.

4 Metal N+1 Top Bottom 그림 5는 MOM 커패시터를이용한 DAC의회로도이다. 선형성이좋은바이너리기반의구조를사용하고 MSB 와 MSB-1 을결정하는커패시터인 512C 와 256C 를각각 4 개와 2 개의 로분리함으로써 RC 지연시 Metal N 간을줄여 DAC 의정착을빠르게한다. Metal N Metal N Ⅳ. 칩제작및측정결과 Top Bottom 그림 3. MIM 커패시터 MOM 커패시터 Fig. 3 MIM capacitor MOM capacitor 그림 6. 비동기축차근사형아날로그 - 디지털변환기칩사진 Fig. 6 Photograph of asynchronous SAR ADC 그림 4. MOM 커패시터를이용한레이아웃 Fig. 4 Layout using MOM capacitor V IN+ V IN- C C 2C 2C 256C 4C 4C 256C 256C 512C 512C 512C 그림 5. MOM 커패시터를이용한 DAC 의구조 Fig. 5 Structure of DAC using MOM capacitor V DAC+ V DAC- 그림 6은설계된 10-bit 10-MS/s 비동기축차근사형 ADC의칩사진이다. 1.1V 0.18-μm 1-poly 6-metal CMOS 공정에서제작되었고면적은 mm 2 이다. 전력소모는 0.37 mw이다. 그림 7은 10 MS/s에서 khz와나이퀴스트 (Nyquist) 입력주파수인 5.01 MHz의아날로그입력신호에대해측정된 ADC 출력의 FFT 결과이다. 측정된 SNDR (signal-to-noise distortion ratio) 은각각 54.2 db 와 51.6 db이고, 그에따른유효비트는각각 8.7비트와 8.3비트이다. 그림 8은 10 MS/s의샘플링속도에서입력주파수에따른 SNDR을측정한결과이다. 낮은주파수의입력에대해약 54 db정도를나타났고나이퀴스트입력주파수에근접할수록 SNDR은감소되어 7 MHz의입력신호에는 50 db의 SNDR이측정되었다. 그림 9는 khz의아날로그입력에서샘플링주파수의변화에따른측정된 SNDR의그래프이다. 측정된 SNDR은 13 MHz부터서서히감소하였다. 14 MHz의샘플링주파수까지 8.5비트이상의유효비트를유지하였다. 설계된비동기축차근사형 ADC의요약및비교가표 1에나타난다. 132

5 MOM 커패시터를사용한디지털 - 아날로그변환기를가진 10-bit 10-MS/s 비동기축차근사형아날로그 - 디지털변환기 Pout, [db] Pout, [db] f S = 10 MS/s f IN = khz FFT point = SNDR : 54.2 db ENOB : 8.7-bit Frequency, [Hz] x f S = 10 MS/s f IN = 5.01 MHz FFT point = SNDR : db ENOB : 8.27-bit Frequency, [Hz] x 10 6 그림 khz 와 5.01 MHz( 나이퀴스트 ) 의아날로그입력에대한 FFT 결과 Fig. 7 FFT result for input frequency of khz and 5.01 MHz SNDR [db] f IN = khz Sampling freqeuncy [MHz] Effective Number of Bit [Bit] 그림 khz 의아날로그입력주파수에서샘플링속도에따른측정된 SNDR Fig. 9 The measured SNDR versus sampling frequency at input frequency of khz 표 1. 축차근사형 ADC 의비교 Table. 1 Comparison of SAR ADCs Specification ASSCC' 09 [10] ISSCC' 10 [11] ISOCC' 12 [12] 본연구 구조 SAR SAR SAR SAR 공정 [ μm ] 공급전압 [V] 해상도 [bit] 샘플링속도 [MS/s] ENOB [bit] 전력소모 [mw] 면적 [mm2] FoM [fj/c.-s.] SNDR [db] f S = 10-MS/s 40 5k 10k 50k 100k 500k 1M 5M Input frequency [Hz] 그림 8. 입력주파수에따라측정된 SNDR Fig. 8 The measured SNDR versus input frequency Effective Number of Bit [Bit] Ⅴ. 결론제안하는 10비트 10-MS/s 비동기축차근사형 ADC 는 rail-to-rail의입력범위를가지고 0.18-μm 1-poly 6-metal CMOS 공정을사용하여제작되었다. 축차근사형 ADC의샘플링속도를향상시키기위해 MOM 커패시터를이용한 DAC를사용하였고 MSB의 RC 지연시간을줄이기위해 MSB를결정하는커패시터를병렬로분리하여설계하였다. 설계된비동기축차근사형 ADC 는 khz와나이퀴스트주파수인 5.01 MHz의아날로그입력신호에대해측정된 SNDR은각각 54.2 db 133

와 51.6 db로나타났다. 1.1 V의공급전압에서전력소모는 0.37 mw이고면적은 0.103 mm 2 이다. 설계된 ADC의 FoM은 120 fj/conversion-step이다. REFERENCES [ 1 ] N. Verma, A. P.

Lee, A 65-fJ/Conversion-Step 0.9-V 200-kS/s Rail-to-Rail 8-bit Successive Approximation ADC, IEEE J. Solid-State Circuits, vol. 42, no. 10, pp. 2161-2168, Oct. 2007. [ 3 ] J.-H. Eo, S.-H. Kim, and Y.

6 와 51.6 db로나타났다. 1.1 V의공급전압에서전력소모는 0.37 mw이고면적은 mm 2 이다. 설계된 ADC의 FoM은 120 fj/conversion-step이다. REFERENCES [ 1 ] N. Verma, A. P. Chandrakasan, An ultra low energy 12-bit rate-resolution scalable SAR ADC for wireless sensor nodes, IEEE J. Solid-State Circuits, vol.42, no.42, pp , Jun [ 2 ] H.-C. Hong, G.-M. Lee, A 65-fJ/Conversion-Step 0.9-V 200-kS/s Rail-to-Rail 8-bit Successive Approximation ADC, IEEE J. Solid-State Circuits, vol. 42, no. 10, pp , Oct [ 3 ] J.-H. Eo, S.-H. Kim, and Y.-C. Jang, A 1V 200 ks/s 10-bit Successive Approximation ADC for a Sensor Interface, IEICE transaction on Electronics, vol. E94-C, no. 11, pp , Nov., [ 4 ] J.-H. Eo, S.-H. Kim, and Y.-C. Jang, A Time-Domain Comparator for Micro-Powered Successive Approximation ADC, Journal of the Korea Institute of Information and Communication Engineering, vol. 16, no. 6, pp , Jun., [ 5 ] S. H. Cho, C. K. Lee and J. K. Kwon, A 550-uW 10-b 40-MS/s SAR ADC With Multistep Addition-Only Digital Error Corrections, IEEE J. Solid-State Circuits, vol. 46, no. 8, pp , Aug [ 6 ] S. W. M. Chen and R. W. Brodersen, A 6b 600MS/s 5.3m W Asynchronous ADC in 0.13-μm CMOS, IEEE J. Solid-State Circuits, vol. 41, no. 12, pp , Dec [ 7 ] S. K. Lee, S. J. Park, and Y. Suh, A 1.3uW 0.6V 8.7-ENOB Successive Approximation ADC in a 0.18μm CMOS, IEEE VLSI Circuit Symp, Kyoto, pp , Jun [ 8 ] M. Hotta, A. Hayakawa, and N. Zhao, SAR ADC Architecture with Digital Error Correction IEEJ International Analog VLSI Workshop, Hangzhou, Nov [ 9 ] F. Kuttner, 1.2V 10b 20MSample/s Non-Binary Successive Approximation ADC in 0.13μm CMOS IEEE ISSCC Dig. Tech. Papers, San Francisco, CA, pp , Feb [10] H. W. Chen, Y. H. Liu, and Y. H. Lin, A 3mW 12b 10MS/s sub-range SAR ADC, IEEE ASSCC, Taipei, pp , Nov [11] P. Harpe, C. Zhou, and X. Wang, A 30fJ/Conversion-Step 8b 0-to-10MS/s Asynchronous SAR ADC in 90nm CMOS, IEEE ISSCC Dig. Tech. Papers, San Francisco, CA, pp , Feb [12] S. P. Nam, Y. M. Kim and D. H. Hwang, A 10b 1MS/s -to-10ms/s 0.11um CMOS SAR ADC for analog TV applications, IEEE ISOCC, pp , Nov 정연호 (Yeon-Ho Jeong) 2012 년 2 월금오공과대학교전자공학부 ( 공학사 ) 2012 년 3 월 현재금오공과대학교대학원석사과정 관심분야 : Data converter, Mixed-mode circuit design 장영찬 (Young-Chan Jang) 1995 년 2 월경북대학교전자전기공학부 ( 공학사 ) 2001 년 2 월포항공과대학교전자전기공학과 ( 공학석사 ) 2005 년 2 월포항공과대학교전자전기공학과 ( 공학박사 ) 2005 년 3 월 2009 년 8 월삼성전자반도체총괄책임연구원 2009 년 8 월 현재금오공과대학교전자공학부교수 관심분야 : High-speed I/O interface, A/D 및 D/A converters 134

28 저전력복합스위칭기반의 0.16mm 2 12b 30MS/s 0.18um CMOS SAR ADC 신희욱외 Ⅰ. 서론 Ⅱ. 제안하는 SAR ADC 구조및회로설계 1. 제안하는 SAR ADC의전체구조

28 저전력복합스위칭기반의 0.16mm 2 12b 30MS/s 0.18um CMOS SAR ADC 신희욱외 Ⅰ. 서론 Ⅱ. 제안하는 SAR ADC 구조및회로설계 1. 제안하는 SAR ADC의전체구조 Journal of The Institute of Electronics and Information Engineers Vol.53, NO.7, July 2016 http://dx.doi.org/10.5573/ieie.2016.53.7.027 ISSN 2287-5026(Print) / ISSN 2288-159X(Online) 논문 2016-53-7-4 c Abstract