멘토그래픽스테센트솔루션을사용한 3D-IC 테스트 소개국제표준규격 (SEMI International Standards) 의장제임스아마노 (James Amano) 는 3차원적층형직접회로 (3D- IC) 는 2차원다이가층을이룬구조인데반도체산업이무어의법칙을따라가는데결정적인역할을하는것으로알려져있다. 그간와이어본드및플립칩과같은기존집적방법으로생산해왔지만차세대 3D 집적은다이간상호연결방법으로주로실리콘관통비아 (TSV) 기술을활용한다 [1] 고말한바있다. 인터포저로연결하는 3D 칩은올해나 2012 년경자일링스 (Xilinx), 삼성 (Samsung), IBM 및세마테크 (Sematech) 에서생산에들어갈예정이므로 TSV 를 2세대 3D-IC 로볼수도있다.. 시장조사기관인욜데블롭프멍 (Yole Développement) 의장마크야누 (Jean-Marc Yannou) 에따르면올해반도체집적및패키징컨퍼런스 (Semiconductor Integration and Packaging Conference) 의 3D 아키텍처의주제는인터포저인데 1, 2년전까지만해도인터포저는 3D-IC 를채우는브리지역할을할머나먼꿈의기술로여겨졌다고한다. 하지만이제인터포저는 3D TSV 산업화를향한여정의첫단계가되어가고있다. 실리콘관통비아로연결되는 3D-IC 로옮겨가는과정에서업계는세가지새로운테스트과제에직면해있다. 1.. 웨이퍼테스트에서불량다이의미검출율을낮춰패키징후수율목표치를충족해야한다. 즉, KGD(Known Good Die) 요구사항을먼저충족해야한다. 2... 3D-IC 에서외부테스트 I/O 액세스가가능한곳은최하단다이뿐이므로적층형구조의상단다이에스캔테스트패턴을적용할방법을마련해야한다. 3.. 테스트전략에는수직으로쌓인다이간상호연결을테스트할방법도있어야한다. < 그림 1 > 3D-IC 테스트의주요과제세가지 : 높은 KGD(Known Good Die) 요구사항, 패키징후테스트액세스, 다이간상호연결테스트방법 패키징전 KGD 요구사항전통적인싱글다이 IC 제조공정에서는대부분의불량다이를웨이퍼테스트로걸러낼수있었다. 하지만웨이퍼테스트는자극을가하고웨이퍼의다이의응답을측정하는데사용하는프로브수에제약을받는다. 전원및접지레일에액세스하는데한계가있는것도디바이스의최대목표속도에서테스트를수행하는데걸림돌이된다. 이러한웨이퍼테스트만의한계를극복하는데드는비용이적지않기때문에웨이퍼레벨테스트에서는불량미검출을일정수준허용하고이를패키지테스트단계에서잡아내는접근방법을사용해왔다.
패키지당싱글다이플로에서는패키징후최종수율이웨이퍼테스트에서걸러내지못한결함과패키징공정에서새로발생한결함에따라결정된다. 하지만 3D 패키지플로에서는웨이퍼테스트의불량미검출률이패키징후디바이스의최종수율에훨씬큰영향을준다. 불량다이를정상다이와함께패키징하면전체패키지에결함이발생하기때문이다. 즉, 결합효과로인해웨이퍼불량미검출의영향이최종제품에서기하급수적으로증폭되어패키지수율에좋지않은영향을주게된다. 또한 3D 패키지에더많은가치가집약되어있기때문에패키징후불량처리비용도더높다. 이러한두가지증폭효과 ( 웨이퍼테스트불량미검출률이높아지면서패키지불량가능성이높아지는것과공정에서패키지작업비용이높아지는것 ) 때문에멀티다이패키징용다이웨이퍼테스트에서는 KGD 요구사항, 즉테스트품질요구사항이더높다. 높은웨이퍼테스트품질기준을충족하려면테스트엔지니어가불량검출범위를넓히기위한테스트패턴이추가로필요하다. 또한보통웨이퍼테스트에서는무시되는결함을테스트하기위한결함모델도별도로도입해야한다. 이로써테스트패턴수는더늘어난다. 물론테스트품질을높인다는것은테스트시간및비용이많이든다는것을의미한다. < 그림 2 > 싱글다이패키지및멀티다이 3D 패키지의테스트플로 3D-IC 테스트의 KGD 과제는멘토그래픽스의테센트 (Tessent ) 테스트기술로직접해결할수있다. 일반적인스턱앳 (Stuck-at) 및브리지테스트뿐아니라작동속도 (At-speed) 테스트를포함한고급결함모델을지원 테스트장비의메모리요구사항및테스트시간을줄여테스트비용을절감하고테스트범위를넓힌업계최고수준의테스트패턴압축 테스트개발및디버깅이간편하고, 테스트시간이짧으며, 테스트범위가넓은계층적테스트기능 (I/O 핀수, 라우팅혼잡, 다이내부테스트경로의제약 [3D-IC 의경우 ] 을받기도하는복잡한칩에까지적용 ) 자동테스트패턴생성 (ATPG: Automatic Test Pattern Generation) 및내장형자체테스트 (BIST: Built-In Self Test) 기법을통합하여최저비용으로테스트범위극대화
< 그림 3> 테센트실리콘테스트플랫폼 테센트테스트콤프레스 (TestKompress) 는테스트패턴압축 / 압축해제기능및압축된테스트패턴을만드는고급자동테스트패턴생성기능이포함된자동화된 RTL 레벨테스트제어로직을삽입하는데이는자동테스트장비로테스트중인디바이스에적용된다. 멘토그래픽스는테스트품질을높이고비용을절감하기위해압축률이높은결정론적스캔체인테스트를보완하는추가적인임베디드테스트기술조합을제공한다. Tessent Logic BIST 제품은랜덤패턴을사용하여내부로직을계층적으로칩동작속도로테스트할수있는자체테스트로직을생성한다. 이러한랜덤패턴은목표로정한테스트적용범위레벨을지정된전체클럭속도로제공한다. Tessent Boundary Scan 테스트제품은작동속도테스트및누설테스트를비롯해모든 I/O 회로에대한효율적인고품질테스트를수행할수있도록하는테스트로직과패턴을생성한다. Tessent Memory BIST 제품은임베디드메모리를자체테스트할수있도록하는, 테스트범위가매우넓고테스트시간이짧은테스트로직을삽입한다. 또한테스트결과를기반으로한자동수리기능도제공한다. 디바이스를제조하기전이나후, 언제든지테스트패턴을다시프로그래밍할수있다. Tessent PLL Test 는내부칩타이밍을제어하는임베디드위상잠금루프에대해고정밀테스트를실시하는자체테스트로직을제공한다. Tessent Serdes Test 는 1ps 이하의정밀도로지터를정확하게측정하는것을비롯하여고속직렬 I/O 테스트기능을갖추고있다. 이상의모든기술은멘토그래픽스의테스트플로에서연동하여사용할수있고기능이아무리복잡하더라도개별다이에대해웨이퍼레벨테스트및패키지전테스트를포괄적으로실시할수있다. 패키징후 3D-IC 테스트과제 3D-IC 적층에는개별다이의테스트요구사항외에도최종테스트이후, 즉다이를패키징한이후의고유한테스트과제가추가로남아있다. 다시말해, 각다이가모든기능을제대로수행하는지다시테스트해야한다. 이때직접액세스할수있는핀이최하단다이에만있기때문에테스트지점에접근하는것이중요한문제로작용하게된다. 또한이테스트는앞에서설명한웨이퍼테스트의한계때문에시스템의성능요구사항충족여부를확인하기위해작동속도테스트를실시하는첫번째시도이기도하다.
패키징후테스트는모든 TSV 또는다이간인터포저연결을테스트하여적절한연결성및작동속도성능을확인할수있는최초의기회이다. 프로세서및메모리적층의경우메모리버스인터페이스로직도최고속도에서테스트해야한다. IEEE 1149.1 표준에규정된표준테스트액세스지점을고려해보자. 여기에는테스트모드입력, 테스트데이터입 / 출력포트및테스트클럭입력등이있다. 또한스캔테스트패턴애플리케이션에는수많은스캔데이터입 / 출력포트도추가된다. 베어다이의경우디자인과정에서모든포트에접근할수있다. 싱글다이패키지플로우에서는일반적으로테스트액세스지점이패키지 I/O 패드에도그대로반영된다. 하지만적층형다이패키지에서는최하단다이에서만테스트지점에직접액세스할수있다. 이문제를해결하기위해유럽마이크로전자연구센터 (IMEC: European Microelectronics Research Center) 는 IEEE 1149.1 테스트아키텍처표준의확장안을제시하여멀티다이적층테스트애플리케이션에서 테스트엘리베이터 (Test Elevator), 즉다이를통과하는테스트액세스경로를제공하는지원로직과전용 TSV 의조합을사용할수있도록했다. 이렇게만들어진 TSV 기반의 3D 테스트아키텍처도적층을통해테스트데이터를라우팅할방법및확장된스캔체인경로에맞게테스트패턴을다시정렬할방법을따로마련해야한다. IMEC 확장아키텍처는 3D 스택의모든다이에서스캔체인및테스트제어로직등의모든 DFT(Design for Test) 리소스에액세스할수있고 BIST 컨트롤에도액세스할수있다. 또한멀티다이의리소스에동시에액세스하여다이간상호작용테스트, 특히 TSV 상호연결테스트를수행할수있고병렬테스트가가능하여전체테스트시간을줄일수있다. 테센트툴제품군은 IMEC 확장아키텍처의구현을지원하므로통합형스크립팅기능을사용하여고유한 3D-IC 아키텍처요소를추가할수있다. 테센트 ATPG 및 BIST 테스트제품을함께사용하면다이레벨테스트를완전히재사용할수있어포괄적이고경제적인 3D-IC 테스트가가능하므로테스트개발노력이최소화되고병렬테스트실시로테스트처리량을높일수있다. < 그림 4 > IMEC 가제시한 IEEE 1149.1 테스트아키텍처표준확장안에는 테스트엘리베이터, 즉다이간테스트정보전달을전담하는 TSV 가명시되어있다.
ex ) 적층형메모리및로직다이가포함된 SOC 테스트테센트테스트제품을연동하여첨단 3D-IC 를광범위하고경제적인방식으로테스트한예를살펴보자. 여기서는압축된 ATPG 및 BIST 기술조합을사용했다. 그림 5 및 6에는두개의로직다이와 DRAM 다이를함께적층형으로패키징하고 TSV 를통해연결한일반적인 3D SoC(System on Chip) 가나와있다. BIST 로직을생성하여 DRAM 전체를테스트하는데에는테센트메모리 BIST 를사용했다. MBIST 제어로직은로직칩에있다. 이로써 DRAM 에서메모리셀이차지하는면적이극대화되고메모리버스로직의작동속도테스트및 TSV 연결이가능해진다. 테센트메모리BIST 는실리콘공정이후 BIST 패턴의재프로그래밍기능을지원하므로메모리다이의변화또는다른메모리디자인을사용하는변형된적층을수용할수있다. 또한여러메모리다이를하나의전기적상호연결을통해로직다이의프로세서코어에연결하는공유버스구성도지원하는데대표적인예가여러메모리다이를통해 TSV 를확장하는것이다. < 그림 5 > 테센트메모리 BIST 를사용한 3D 적층의메모리다이테스트 모든베어 ( 싱글 ) 다이 BIST 및 ATPG 압축 ( 스캔체인 ) 테스트는재사용이가능하므로테스트및개발시간을절약할수있다. 테센트툴은필요에따라테스트패턴을다시정렬하여여러다이에정확하게패턴을분배하고적용한다. 또한적합한제어패턴을생성하여바이패스로직을관리하고, 패턴타이밍을다시설정하여여러다이에걸쳐본질적으로높은패턴전달지연에대비할수있다. < 그림 6 > 테센트솔루션을사용한 3D 적층형멀티다이재테스트
모든테스트리소스는전용테스트엘리베이터 TSV 가생성하는테스트신호를칩간에전송할수있는, 표준 IEEE 1149.1 테스트액세스포트 (TAP) 인터페이스를통해액세스한다. 테스트아키텍처는멀티다이에대한병렬테스트실행을지원하여테스트시간을절감한다. 두다이의로직부분간 TSV 연결전체를테스트하기위해테센트테스트콤프레스및테센트 SoC 스캔 (SoCScan) 을함께사용하여계층적테스트접근방식을구현했다. 한다이의스캔체인테스트패턴을사용하여자극을가하고다른다이에서생성된결과를캡쳐할수있기때문에인터페이스로직과 TSV 연결의무결성을테스트할수있다. 모든테스트데이터는최하단다이의패키지연결을통해적용되므로적층된상단다이와연결할필요가없다. 테스트패턴및컨트롤의생성은테센트제품군을통해자동으로수행된다. 요약멘토그래픽스의테센트테스트솔루션은다음과같은 3D-IC 테스트의세가지주요과제를다룬다. 허용가능한패키지수율을달성하기위한높은 KGD 테스트품질확보필요성 패키지된적층의모든다이를광범위하게테스트할수있는기능 패키징후모든다이의상호연결을테스트할수있는기능 < 참고자료 > 1. 3D-IC Standards Key to TSV Adoption, Semiconductor Manufacturing & Design Community, February 22, 2011, http://semimd.com/semi/2011/02/22/hello-world/. 2. Francoise von Trapp, 3D: You ve Come a Long Way, Baby! Chip Scale Review, Jan/Feb 2011, http:// www.chipscalereview.com/issues/0111/content/csr_jan-feb-2011_digital.pdf.