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애경 독고
6 years ago
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이강좌는 C & S Technology 사의지원으로제작되었으며 copyright 가없으므로비영리적인목적에한하여누구든지복사, 배포가가능합니다. 연구실홈페이지에는고성능마이크로프로세서에관련된많은강좌가있으며누구나무료로다운로드받을 수있습니다. ASIC 설계개론 2003. 2. 연세대학교전기전자공학과프로세서연구실박사과정정우경 E-mail: yonglee@yonsei.

Application-Specific Integrated Circuits,, Michael John Sebastian Smith, Addison-Wesley, 1997 References [3] HDL Chip Design, A Practical Guide for Designing, Synthesizing and Simulating ASICs and

1 이강좌는 C & S Technology 사의지원으로제작되었으며 copyright 가없으므로비영리적인목적에한하여누구든지복사, 배포가가능합니다. 연구실홈페이지에는고성능마이크로프로세서에관련된많은강좌가있으며누구나무료로다운로드받을 수있습니다. ASIC 설계개론 연세대학교전기전자공학과프로세서연구실박사과정정우경 yonglee@yonsei.ac.kr Homepage: 전화 : References [1] 주문형반도체설계, ASIC DESIGN, 최명렬, 하이테크정보세계, 연세대학교전기전자공학과프로세서연구실박사과정정우경 yonglee@yonsei.ac.kr [2] Application-Specific Integrated Circuits,, Michael John Sebastian Smith, Addison-Wesley, 1997 References [3] HDL Chip Design, A Practical Guide for Designing, Synthesizing and Simulating ASICs and FPGAs using VHDL or Verilog,, Douglas J. Smith, Doone Publications, 1996 [4] 한국반도체산업조합홈페이지, 반도체산업 80 년대이후로급속히성장 컴퓨터, 통신, 가전제품등에급속히확산 고성능, 고집적화 -소형화, 저가격실용화 컴퓨터를이용한반도체설계 CAE (Computer-Aided Engineering): 회로설계분석 (analysis), 검증 (verification), 최적화 (optimization) CAD (Computer-Aided Design): 컴퓨터를이용한레이아웃 (layout) 설계 전문지식을가진 CAD 전문요원과시스템및설계요원필요 -인력양성이중요

2 ASIC ASIC (Application Specific Integrated Circuit): 주문형반도체 사용자의주문에따라특정용도로칩을설계 성능 : 소형및경량화, 신뢰성향상, 시스템의고속화, 저전력소비 경제 : 개발비용절감, 개발기간단축, 설계용이성, 설계기밀유지 집적회로 (IC) 분류 범용 (standard) IC 반도체생산업자가회로를설계및개발, 양산, 사용자들이용도에맞춰범용기능을사용 기억소자 (memory), 마이크로프로세서 (microprocessor) ASIC 주문자가요구하는기능을 ASIC 시스템업체나 ASIC 설계업체 (design house) 에서설계 반도체제조공장 (foundry) 에서칩으로제조 주문자만이특정용도로사용 ASIC 의분류 ASIC 기술의가격비교 완전주문형 (full-custom) 반주문형 (semi-custom) 단가 (Cost per unit) 완전주문형 (Full-custom) 표준셀 (Standard Cell) Standard Cell Gate Array PLD(Programmable Logic Device) PLD (Programmable Logic Device) FPGA (Field Programmable Logic Array) ASSP (Application Specific Standard Product) 게이트어레이 (Gate Array) 수량 (No. of units X 1,000) -10- ASIC 기술의비교 ASIC 설계과정 양산량의존도 개발시간 Standard IC 즉시 PLD 즉시 Gate Array 수주 / 수개월 Standard Cell 수주 / 수개월 Full- custom 수개월 / 수년 사양동작레벨설계논리시뮬레이션 게이트레벨설계논리시뮬레이션레이아웃설계 NRE 비용 집적도 설계변경용이도 None Mid/ Mid/ Very Very Very 설계논리시뮬레이션논리합성 칩제작테스트주문자 성능 /Mid Very Front-end Back-end -11- 반도체제조기술과독립 반도체제조기술에의존 -12-

3 ASIC Design Representation 구조적표현 (structural Processor ALU, Register, Module Gate, Flip-flop, Cell Transistor 도형적표현 (physical or geometric 기능적표현 (behavioral or functional Algorithm, Program Register Transfer Logic Boolean Equation Geometric Cell Floorplan Module Floorplan System Floorplan Design Methodology Bottom-up Full-custom 설계 작은면적, 고성능 Top-down HDL 에기반한설계 CAD 툴을사용한자동합성이용이 개발및검증용이 Increasing Behavioral Abstraction Increasing Detailed Realization & System Complexity concept Algorithm Architecture Gate Transistor Top-down Design Methodology HDL (Hardware Description Language) PCB1 PCB2 PCB3 System up ROM RAM ASIC Peri FPGA Board A code synthesis B code Chip synthesis Gates Description aspects Abstract behavior modeling Hardware structure modeling VHDL 1980 USA Department of Defense 1987 IEEE Standard 1076 Verilog 1981 Gateway Design Automation 1995 IEEE Standard Design Flow Design Iteration Functional Dynamic/Static Timing Post- Timing Behavioral HDL Model HDL Model Gate Level Netlist Fabrication Algorithm Place & Route Next Level Analysis Analysis

4 HDL Simulation Tools HDL simulation HDL 로 modeling 한시스템동작을 simulation Graphical signal viewer Functional verification Timing simulation Verilog-XL, NC-Verilog Verilog,, NC-VHDL (Cadence), VSS, VSC(Synopsys), Model Sim(Mento) Tools Tools level 의 HDL 을 netlist 로변환 Standard cell library 사용 Translation, optimization, mapping Area, timing report Design Compiler(Synopsys), Build Gates(Cadence), Leonardo(Mento) Tools Tools Circuit 을 analyze Timing verification Power analysis DRC(Design Rule Check), ERC(Electric Rule Check) Prime Time, EPIC(Synopsys), Calibre(Mento), Star-Sim Sim, Hercules(Avanti), Diva, Dracula(Cadence) Tools tools Place & Route 자동으로 layout 합성 Floorplan 직접 layout 작성 Netlist extraction & compare Apollo(Avanti), Silicon Ensemble, Virtuoso(Cadence), IC-Station(Mento Station(Mento) ASIC Test Functionality Test (Simulation) 설계된모듈들의기능이정상적으로동작하는지를검증 칩제조이전에수행 Manufacturing Test (Probe) 각회로와게이트가예상대로동작하는지검증 칩제조나가속수명테스트 (accelerated life testing) 동안손상된칩을가려낸다. 웨이퍼테스트, 패키지테스트 Fault Test Fault models: stuck-at fault model Fault Coverage Fault Coverage = fault coverage correlates to high detect coverage Controllability Observability 검출가능한결함 (Fault) 개수 전체결함 (Fault) 개수

5 Test Vector Test Vector (Test Pattern) 결함이존재하는회로가기대되는출력과다른잘못된출력을생성시키기위한입력패턴 적은수의 test vector: 시간절약, 생산비용의절감 Manual Generation Algorithm Generation Pseudo-random Generation ATPG (Automatic Test Pattern Generation) DFT Methods Types Ad-hoc Partitioning, I/O multiplexing, etc. Scan insertion link multiplexed flip-flops(scan flops(scan-flops) flops) to form a scan chain Reconfiguration, Scan-in, Scan-out Full scan/partial scan BIST (Built-In In-Self-Test) Boundary-Scan insertion (test board connections) 한국반도체업체 ( 참고 [4]) 한국반도체업체 ( 참고 [4]) Foundry 삼성전자 ( s.com/semiconductors/asic/asic.htm) 하이닉스반도체 ( 아남반도체 ( 동부전자 ( Design House 삼성전자 ( nductors/asic/asic.htm) 하이닉스반도체 ( 씨엔에스테크놀러지 ( 에이디칩스 ( 티엘아이 ( 이시티 ( 아이앤씨테크놀로지 ( 아라리온 (

ºÎ·ÏB

ºÎ·ÏB B B.1 B.2 B.3 B.4 B.5 B.1 2 (Boolean algebra). 1854 An Investigation of the Laws of Thought on Which to Found the Mathematical Theories of Logic and Probabilities George Boole. 1938 MIT Claude Sannon [SHAN38].