디지털공학 5판 7-8장
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- 재영 강
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1 Flip-Flops c h a p t e r
2 292
3 flip flop Q Q Q 1 Q 0 set ON preset Q 0 Q 1 resetoff clear Q Q 1 2 SET RESET SET RESET 7 1 crossednand SET RESET SET RESET activelow Q 1 SET 0 SET RESET LOW Q Q Q 1 Q 0 SET 0RESET 1 NAND 7 2 NAND 0 1 Q 1 Q SET 1 RESET RESET 0SET SET 1 Q 0 RESET 293
4 0SET 1 RESET Q 1 0 NAND SET RESET Q Q 1 NAND SET RESET
5 7 8 NOR SET RESET HIGH 7 9 RESET 0 SET 1 Q 1 NOR SET 0 RESET 0 Q Q NOR Q 0 SET 0 RESET NOR SET RESET SET 1 RESET
6 0 Q Q NOR SET RESET
7 7 6 NAND SET RESET 7 13 NOR SET RESET Q Q SET RESET NOR SET RESET HIGH NAND SET RESET LOW NOR HIGH 1 NANDLOW 0 297
8 single pole switch bounce clocked 7 17 single pole double throw SET RESET 7 18NAND SET RESET 298
9 7 20 NAND SET RESET crossed NAND gated SET RESET flip flop SET RESET SET RESET NAND 0 NAND 1 NAND SET RESET
10 NAND SET 1 RESET 0 Q 1 Q 0 SET 0 RESET 1Q 0 Q 1 1Q Q SET RESET 300
11 NAND SET RESET SET RESET 1 Q 1 Q 1 SET RESET 7 24 SET RESET D SET RESET SET RESET D data SET RESET clock 1D 1 0 Q 0 Q Q D D 1 D Q D transparent D flip 301
12 flop D D 2 ON OFF D 2 latch Q Q D D strobe Q Q D TTL IC D
13 7 30 NAND D master slave D flip flop SET RESET D 303
14 D Q falling edge D negative edge triggeredd D ON QD SET RESET OFF 0 OFF Q 1 0 OFF Q 1 Q Q Q Q 0OFF D Q D 7 32 positive edge rising edge 7 32 CLEAR PRESET D 0 1 PRESET LOW Q 1 1 CLEAR LOW Q 0 0 PRESET CLEAR LOW 0 PRESET CLEAR SET RESET SET RESET 304
15 7 33 D D LOW. TTL 7474 IC 4013 HIGHSETRESET CMOS IC 7 35 D SET RESET 7475latch D 74LS74 LOW 74LS174 74LS
16 LOW 74LS D 1 74LS273 74LS27916 DIP dual in line package NAND SET RESET 306
17 MC14042B IC OR 4 CMOS IC 6 HIGH LOW 307
18 MC14043B MC14044B IC 3 tri state SET RESET SET RESET high impedancehiz HiZ IC MC14514B MC14515B 4 16 decoder D 4 16 MC74F803 4 D IC MC54 74F378 ENABLE D MC54 74F259 ENABLE 7 D D A 0 A 1 A 2 2 A 2 D Q 308
19 D D 7 38 D enable inhibit D D 309
20 one shot one shots VHDL very high speed hardware description language END VHDL key word VHDLcomment CPLD PLD 2 ieee LIBRARY ieee USE ieee std logic 1164 all D D clkin STD LOGIC Q1 Q2 Q1 Q2 Q1 OUT STD LOGIC Q2 Q1 Q Q2 Q Q1 Q2 BUFFER STD LOGIC 310
21 clk HIGHQ1 D 200 ns clk LOW D ns clk LOW D 1500 ns Dclk LOW transd.vhd LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY transd IS PORT (D, clk : IN STD_LOGIC; Q1, Q2 : BUFFER STD_LOGIC); END transd; ARCHITECTURE a OF trans D IS BEGIN PROCESS (D, clk, Q1) -- IF PROCESS. BEGIN IF clk = '0' THEN --clk LOW,. Q1 <= Q1 ; Q2 <= NOT Q1; ELSEIF clk ='1' THEN --clk HIGH,. 311
22 END IF; END PROCESS; END a; Q1 <= D; Q2 <= NOT D; IF ELSIF ELSE IF clk PROCESS PROCESS END PROCESS IF ELSIF IF clk0, Q1, D 01 ENTITY set_reset IS PORT (set,res : IN STD_LOGIC; Q1,Q2 : BUFFER STD_LOGIC); END set_reset; ARCHITECTURE a OF set_reset IS BEGIN PROCESS (set, res, Q1) BEGIN Q2 <= NOT Q1; 312
23 IF (set = '0' AND res = '1') THEN Q1 <= '1'; Q2 <= '0'; ELSIF (set = '1' AND res = '0') THEN Q1 <= '0' ; Q2 <= '1' ; ELSIF (set = '0' AND res = '0') THEN Q1 <= '0'; Q2 <= '1'; END IF; END PROCESS; END a; LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY set_reset IS PORT (set,res : IN STD_LOGIC; Q1,Q2 : BUFFER STD_LOGIC); END set_reset; ARCHITECTURE a OF set_reset IS BEGIN PROCESS (set, reset, Q1) BEGIN Q2 <= NOT Q1; IF (set = '0' AND res = '1') THEN --. Q1 <= '1'; Q2 <= '0'; ELSIF (set = '1' AND res = '0' ) THEN --. Q1 <= '0'; Q2 <= '1'; ELSIF (set = '0' AND res = '0' ) THEN -- Q1 <= '1'; Q2 <= '1'; END IF ; END PROCESS ; END a; 313
24 optocoupler NAND NAND SET RESET 1,000 Hz 500 Hz 314
25 IC volt ohm milliammetervom VOM U19 1,000 Hz ON OFF VOM U V 1000 Hz 500 Hz U2A NAND U Hz U V U2A U22 U23 U2 74LS00 ICPC IC U23 pull down U23 IC IC IC IC ICIC ac coupling50 mv cm IC 500 Hz IC V CC U Hz TTL 500 Hz R W R Hz 315
26 R 3 R 3 45 V R 3 R 3 heat shrink tube SET RESET U15 LOW LOW S2 U15 R 3 316
27 2 1 Q Q NAND SET RESET LOW NOR SET RESET HIGH SET RESET SET RESET SET RESET NAND NOR enable inhibit Q Q D SET RESET SET RESET Q 1 0PRESET CLEAR D SET RESET D
28 1NAND SET RESET 2NAND SET RESET 3NAND D 4NAND NOR 5 6NOR SET RESET 7NOR SET RESET 8 CMOS D IC IC 9 5 D 10 5 D 11NOR D LOW CLEAR PRESET D 14 SET RESET LOW 0 NAND SET RESET Q NOR 1674LS279 IC 1774LS0874LS00 74LS04 IC D 18 74LS02 IC NOR D 19 D 1CLOCK 1 0 D Q 20 D 318
29 21 logic probe 22 TTL 1 23 TTL 0 24 TTL 1 5 V IC 25 SET RESET LOW NAND SET RESET Q Q IC D NOR 28OR D NOR set reset VHDL 32SET RESET VHDL 33 4 ENTITY set_reset IS PORT (set,reset : IN STD_LOGIC; Q1,Q2 : BUFFER STD_LOGIC); END set_reset; ARCHITECTURE a OF set_reset IS BEGIN PROCESS (set, res, Q1) BEGIN Q2 = NOT Q1; IF (set = '0' AND res = '1') THEN Q1 <= '1'; Q2 <= '0'; ELSIF (set = '1' AND res = '0') THEN Q1 <= '0'; Q2 <= '1'; ELSIF (set = '0' AND res = '0') THEN Q1 <= '1'; Q2 <= '1'; END IF; END PROCESS; 319
30 END a; 34 4 Library ieee; USE ieee.std_logic_1164.all; ENTITY transp IS BEGIN PORT (D,clk : IN STD_LOGIC; Q1,Q2 : OUT STD_LOGIC); END transp; ARCHITECTURE a OF trans IS BEGIN IF clk = '0' THEN Q1 <= Q1; Q2 <= NOT Q1; ELSIF clk = '1' THEN Q1 <= D; Q2 <= NOT D; END IF; END a; >>> SET RESET D >>> NAND IC AND IC 1 1 >>> 1. 74LS00 74HCT00 4 NAND IC 2. CLEAR PRESET D 74LS08 74HCT08 IC74LS00 74HTC00 IC 320
31 CLEAR PRESET HIGH Q D D 1 khz TTL Q Q 8 1. IC NAND 4. 3 NAND NAND SET RESET >>> Multisim D Multisim >>> 1. Multisimtoolbox SET RESET NAND D 2. 7B 1 ms9b ON OFF 321
32
33 Master-Slave D and JK Flip-Flops c h a p t e r 08
34 324
35 8 1 D NAND Q toggle Q 1 Q0 Q 1 Q D D HIGH D D 0 Q 0 OFF 0 OFFQ Q ns Q Q Q Q D 1 LOW OFF Q Q OFF ns D 1 Q 325
36 NAND propagation delay OFF OFF Q 8 2 Q Q JK JK flip flop 8 4 NAND JK JK JK Q Q K J J K 1 J K Q PRESET CLEAR LOW Q 1 0 LOW PRESET CLEAR JK PRESET LOW Q 1 PRESET 1 Q 1 Q 0 CLEAR PRESET SET PRESET NAND SET RESET CLEAR 326
37 CLEAR PRESET JK NAND SET RESET JK CLEAR PRESET 0 J K 0 0OFF NAND 0 1 NAND J K 0JK JK J 1 0K Q J K 1 1 HIGH NAND Q Q Q K Q J 327
38 JK Q CLEAR PRESET LOW CLEAR PRESET JK J K 1 J K J K J K 0 Q 8 5 JKCLEARPRESET JK Q Q CLEAR PRESET Q Q CLK Q Q CLK J K
39 8 7 nonoverlapping clock JK CP CP' CP CP' 329
40 JK CP AND enable CP AND AND Q Q enable AND AND
41 8 9JK shift counter A Q Q B J K B Q Q C J K CP A Q Q B Q Q B Q Q C Q Q C Q Q A J K Q K Q J CP A Q Q CPC Q Q CLEAR LOW Q 0 Q 1 CLEAR LOW HIGH CP A Q 0 C Q 331
42 CP A 1 CP A Q 1 B Q CP B Q 1 C CP A Q 0 A JK 5 CP B Q 0 6 CP Q CP 1CP A 1 CP B 1CP C 1 CPCP 6 CP
43 333
44 8 12 JK 74LS73 CLEAR JK 74LS CLEAR PRESET JK IC 14 IC CLEAR PRESET CLOCK CLEAR 74LS78 JK 74LS
45 JK IC IC JK JK Altera JK_FF vhd JK_FF.vhd JK VHDL 2 ieee LIBRARY ieee; USE ieee.std_logic_1164.all; Q1 Q2HIGH LOW Q2 Q1 Q1 Q2 Q1 Q2 ENTITY JK_FF IS PORT(J,K,clk:IN STD_LOGIC; Q1,Q2:BUFFER STD_LOGIC); END JK_FF; 335
46 7 transd HIGH LOW HIGH LOW VHDL clk EVENT clk HIGH LOW LOW HIGH clk EVENT AND clk= 0 HIGH LOW IF THEN HIGH LOW IF THEN PROCESS ARCHITECTURE a OF JK_FF IS BEGIN PROCESS (J,K,clk,Q1,Q2) BEGIN IF (clk'event AND clk = '0' ) THEN IF J K Q1 IF J<='0' AND K<='0' THEN Q1<=Q1; ELSIF J<='1' AND K<='0' THEN Q1<='1'; ELSIF J<='0' AND K<='1' THEN Q1<='0'; ELSIF J<='1' AND K<='1' THEN Q1<=Q2; END IF IF IF PROCESS Q2 Q1 END a; END IF; END IF; Q2 <= NOT Q1; END PROCESS; JK_FF.vwfvector waveform file vwf 8 15 Q1 HIGH LOW Q2 Q1 CPLD J K S1 HD1 Q1 Q2 HD2 LED S3S4 S5 CPLD 336
47 LED CPLD S3 S4 S5 JK_FF.vhd Library ieee; USE ieee.std_logic_1164.all; ENTITY JK_FF IS PORT (J,K,clk:IN STD_LOGIC; Q1,Q2:BUFFER STD_LOGIC); END JK_FF; ARCHITECTURE a OF JK_FF IS BEGIN PROCESS (J,K,clk,Q1,Q2) BEGIN IF (clk'event AND clk = '0') THEN -- IF J<='0' AND K<='0' THEN -- Q1<=Q1; ELSIF J<='1' AND K<='0' THEN -- Q1<='1'; ELSIF J<='0' AND K<='1' THEN -- Q1<='0'; ELSIF J<='1' AND K<='1' THEN -- Q1<=Q2; END IF; -- IF END END IF; Q2 <= NOT Q1; --Q2 Q1 END PROCESS; END a; JK JK_pre_clr.vhd 3 IF IF pre clr pre clr HIGH IF LOW 337
48 HIGH IF clk EVENT AND clk1 THEN IF J K 3 END IF JK_pre_clr.vhd Library ieee; USE ieee.std_logic_1164.all; ENTITY JK_pre_clr IS PORT (J,K,clk,pre,clr:IN STD_LOGIC; Q1,Q2:BUFFER STD_LOGIC); END JK_pre_clr; ARCHITECTURE a OF JK_pre_clr IS BEGIN PROCESS (J,K,clk,Q1,Q2,pre,clr) BEGIN IF pre <='0' THEN -- Q1<='1'; Q2<='0'; ELSIF clr <='0' THEN -- Q1<='0'; Q2<='1'; ELSIF (PRE<='1' AND clr<='1') THEN IF (clk EVENT AND clk = '1') THEN -- (+) IF (J='0' AND K='0') THEN -- Q1<=Q1; ELSIF (J='1' AND K='0') THEN -- Q1<='1'; ELSIF (J='0' AND K='1') THEN -- Q1<='0'; ELSIF (J='1' AND K='1') THEN -- Q1<=Q2; END IF; END IF; END IF; Q2<= NOT Q1; --Q2 Q1 END PROCESS; END a; 8 16 JK_pre_clr.vhd Q1 LOW HIGH Q2 Q1 338
49 NAND U6B U6A SET RESET JK U7A JK J K HIGH CLEAR CLEAR AND AND U7BU9AU9B JK U7A Q ON OFF AND U7BU9A U9B 8 17 JK U7A Q 1U6C9 CLOCK IC8 NAND 2 JK CLOCK OFF JK U7A CLOCK 339
50 340
51 6 time sweep 50 ns cm storage single sweep U6D11 LOW U6D11 JK U7A 13 JK 341
52 IC solder sucker JK cold solder joint Q D Q D D JK J K JK 1JK Q Q CLEAR PRESET 2CLEAR PRESET JK 3J K 1 4J K Q Q JK 5J K 0 Q Q Q D Q D 342
53 110 CP IC 2TTL CMOS TTL CMOS IC IC 3 JK NOR 2 IC NOR LOW CLEAR PRESET JK 7 LOW CLEAR PRESET JK 8 LOW CLEAR PRESET Q 9 HIGH CLEAR PRESET 8 10 J 0 K 0 JK 343
54 Q JK CP even duty Q Q HIGH PRESET JK LOW 8 7 CP 1674LS75 D 1774LS74 IC 18TTL 5 IC PRESET LOW JK Q CLEAR 344
55 23 Q J K NOR U7A J K 26 D NAND JK U1A '2'5' 30 J K 1 5V JK 31VHDL LOW HIGH 32VHDL LOW HIGH preset clear preset clear LOW 33VHDL clk cp1 cp cp1 HIGH cp2 LOW LOW preset cp1 LOW cp2 HIGH LOW clear 35 VHDL 4 Library ieee; USE ieee.std_logic_1164.all; ENTITY FF IS PORT (J,K,clk:IN STD_LOGIC; Q1,Q2:OUT STD_LOGIC); END FF; ARCHITECTURE OF FF IS BEGIN PROCESS (J,K,clk,Q1,Q2) BEGIN IF (clk EVENT AND clk = '0') THEN IF J<='1' AND K<='1' THEN Q1<=Q1; ELSIF J<='1' AND K<='0' THEN Q1<='1'; ELSIF J<='0' AND K<='1' THEN Q1<='0'; ELSIF J<='0' AND K<='0' THEN 345
56 END IF; Q2 <= NOT Q1; END PROCESS; END a; Q1<=Q2; 36 VHDL 4 Library ieee; USE ieee.std_logic_1164.all; ENTITY _ff_pre_clr IS PORT (J,K,clk,pre,clr:IN STD_LOGIC; Q1,Q2:BUFFER STD_LOGIC); END _ff_pre_clr; ARCHITECTURE able OF _ff_pre_clr IS BEGIN PROCESS (J,K,clk,Q1,Q2,pre,clr); BEGIN IF pre <='0' THEN -- Q1<='1'; Q2<='0'; ELSIF clr <='0' THEN -- Q1<='0'; Q2<='1'; ELSIF (PRE<='1' AND clr<='1' ) THEN IF (clk EVENT AND clk = '1') THEN -- (+) IF (J='0' AND K='0') THEN -- Q1<=Q1; ELSIF (J='1' AND K='0') THEN -- Q1<='1'; ELSIF (J='0' AND K='1') THEN -- Q1<='0'; ELSIF (J='1' AND K='1') THEN -- Q1<=Q2; END IF; END IF; END IF; END PROCESS; END able; >>> JK JK 346
57 >>> 7476 JK IC AND IC 1 10 kw1 4 W IC OR IC NAND IC NOR IC 1 >>> 1. JK AND CP CP 2. Q Q CPCP 3. Q Q CPCP CPCP' A A B B C C 347
58 6. CPCP' A A B B C C IC a JKCLEARPRESET5V JK 1 b JK NAND c Q 4. apreset CLEAR b c CP 348
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서울특별시시 제2014-77호 도시관리계획[성내지구 지구단위계획구역 등 176개 구역 (민간부문 운영시행지침)] 결정(변경) 시 서울특별시 성내지구 등 176개소 지구단위계획구역 민간부문 운영시행지침 에 대하여 국토의 계획 및 이용에 관한 법률 제30조 및 같은법 시행령 제25조 규정에 따라 도시관리 계획결정(변경) 사항을 다음과 같이 시합니다. 2014년
27집최종10.22
경 축 2012년 한국문인협회 선정 우수지부상 수상 아래 글은 한국문인협회 지회, 지부 중 홍천지부가 전국 우수지부로 선정되어 지난 2012년 9월 22~23일 원주 인터블고 호텔에서 개최한 한국문인협회 제32차 문협 전국대표자 대회 에서 수상하고 석도익 회장이 발표한 홍천지부 지부운영사례에 대한 글을 옮김. 2012년 한국문인협회 선정 우수지부장
황룡사 복원 기본계획 Ⅵ. 사역 및 주변 정비계획 가. 사역주변 정비구상 문화유적지구 조성 1. 정비방향의 설정 황룡사 복원과 함께 주변 임해전지(안압지) 海殿址(雁鴨池)와 분황사 등의 문화유적과 네트워크로 연계되는 종합적 정비계획안을 수립한다. 주차장과 광장 등 주변
194 197 황룡사 복원 기본계획 Ⅵ. 사역 및 주변 정비계획 가. 사역주변 정비구상 문화유적지구 조성 1. 정비방향의 설정 황룡사 복원과 함께 주변 임해전지(안압지) 海殿址(雁鴨池)와 분황사 등의 문화유적과 네트워크로 연계되는 종합적 정비계획안을 수립한다. 주차장과 광장 등 주변 편의시설에 대한 계획을 고려하여 하나의 유적지구로 조성한다. 각 유적을 하나의
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5V 1 2 - + LM7805 1 3 IN OUT GND POWER SW 1 2 CON 330 2 220uF 0.1 220uF LED 330 330 330 330 330 330 330 330 LED0 LED1 LED2 LED3 LED4 LED5 LED6 LED7 5V 10K 10K 10K 10K 10K 10K 10K 10K SW0 SW1 SW2 SW3 SW4
歯FDA6000COP.PDF
OPERATION MANUAL AC Servo Drive FDA6000COP [OPERATION UNIT] Ver 1.0 (Soft. Ver. 8.00 ~) FDA6000C Series Servo Drive OTIS LG 1. 1.1 OPERATION UNIT FDA6000COP. UNIT, FDA6000COP,,,. 1.1.1 UP DOWN ENTER 1.1.2
01. Start JAVA!
03. 기본논리게이트 1 1. TTL 과 CMOS 논리레벨정의영역 TTL CMOS +V cc 전압 (Volt) 5 4 논리-1(2.5V~5V) 3 2 정의되지않은영역 1 논리-0(0V~0.8V) 0 전압 (Volt) 5 4 논리-1(3.5V~5V) 3 정의되지않은영역 2 1 논리-0(0V~1.5V) 0 V in collector V out base emitter
Libero Overview and Design Flow
Libero Overview and Design Flow Libero Integrated Orchestra Actel Macro Builder VDHL& VeriogHDL Editor ViewDraw Schematic Entry Synplicify for HDL Synthesis Synapticad Test Bench Generator ModelSim
제5장 PLD의 이해와 실습
제 5 장 PLD 의이해와실습 실험의목표 - 프로그래머블논리소자인 PAL 과 PLA, EPROM, CPLD 등에대하여이해한다. - MAX PLUS II를이용하여 CPLD 프로그램하는방법을배운다. - CPLD 굽는법에대하여익힌다. - VHDL 간단한표현과문법에대하여소개를한다. 실험도움자료 1. PLD(Programmable Logic Device) PLD는사용자가필요로하는논리기능을직접
Microsoft PowerPoint - VHDL02_full.ppt [호환 모드]
![Microsoft PowerPoint - VHDL02_full.ppt [호환 모드]](/thumbs/58/42486455.jpg "Microsoft PowerPoint - VHDL02_full.ppt [호환 모드]")
VHDL 프로그래밍 2. VHDL 언어사용해보기 한동일 학습목표 기존프로그래밍언어의간단한예를다룬다. VHDL 언어의간단한예를다룬다. 각언어의실제적인사용예를파악한다. 기존프로그래밍언어와비교되는 VHDL언어의차이점을이해한다. 엔티티선언의의미를파악한다. 아키텍처선언의의미를파악한다. VHDL 언어의문장구조를눈에익힌다. 디지털로직과이의 VHDL 표현과정을이해한다. 2/23
PRO1_14E [읽기 전용]
![PRO1_14E [읽기 전용]](/thumbs/91/106966425.jpg "PRO1_14E [읽기 전용]")
Siemens AG 1999 All rights reserved Date 22-2-19 File PRO1_14E1 Information and 2 3 S7-3 4 SM335 ( ) 5 SM335 ( ) 6 SM331 7 8 9 1 11 12 SM335 13 SM331 14 15 16 1 CPU ph 5mV 1V 5V 1V 2mA 42mA MR ADC PIW
CPX-E-SYS_BES_C_ _ k1
CPX-E 8727 27-7 [875294] CPX-E-SYS-KO CODESYS, PI PROFIBUS PROFINET (). :, 2 Festo CPX-E-SYS-KO 27-7 ... 5.... 5.2... 5.3... 5.4... 5.5... 5 2... 6 2.... 6 2..... 6 2..2 CPX-E... 7 2..3 CPX-E... 9 2..4...
Microsoft PowerPoint - VHDL08.ppt [호환 모드]
![Microsoft PowerPoint - VHDL08.ppt [호환 모드]](/thumbs/82/86857236.jpg "Microsoft PowerPoint - VHDL08.ppt [호환 모드]")
VHDL 프로그래밍 8. 조합논리회로설계 한동일 학습목표 테스트벤치의용도를알고작성할수있다. 간단한조합논리회로를설계할수있다. 하나의로직회로에대해서다양한설계방식을구사할수있다. 제네릭을활용할수있다. 로직설계를위한사양을이해할수있다. 주어진문제를하드웨어설계문제로변환할수있다. 설계된코드를테스트벤치를이용하여검증할수있다. 2/37 테스트벤치 (test bench) 테스트벤치
수없기때문에간단한부분으로나눠서구현하고, 이를다시합침으로써전체를구현하게 된다. 실험에서는이미구현된 4-Bit ALU인 74LS181 Chip을사용한다. 이 Chip은 4-bit의 Data input A, B와 Selection input 4 bit, Carry In 1
Experiment 6. Use of Arithmetic Logic Unit and Flip-Flops Abstract 본실험에서는현대 CPU의가장근간이되는 Unit인산술및논리연산기 (Arithmetic Logic Unit, ALU) 와순차회로 (Sequential Circuit) 을이루는대표적인기억소자인플립플롭 (Flip-flop) 의기능을익히며, 간단한연산회로와순차회로를구현해본다.
(specifications) 3 ~ 10 (introduction) 11 (storage bin) 11 (legs) 11 (important operating requirements) 11 (location selection) 12 (storage bin) 12 (i
SERVICE MANUAL N200M / N300M / N500M ( : R22) e-mail : jhyun00@koreacom homepage : http://wwwicematiccokr (specifications) 3 ~ 10 (introduction) 11 (storage bin) 11 (legs) 11 (important operating requirements)
01KRCOV-KR
4-234-236-71(1) Mini Hi-Fi Component System MHC-RG60 MHC-DX30/RG40 MHC-DX20/RG30 2001 Sony Corporation 1 1 (CLASS 1 LASER), 1 (CLASS 1 LASER PRODUCT MARKING) 2 4 5 CD 6 R6 (AA ) 8 8 8 CD 9 CD / / 9 CD
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l Y ( X g, Y g ) r v L v v R L θ X ( X c, Yc) W (a) (b) DC 12V 9A Battery 전원부 DC-DC Converter +12V, -12V DC-DC Converter 5V DC-AC Inverter AC 220V DC-DC Converter 3.3V Motor Driver 80196kc,PWM Main
목차 제 1 장개요 제 2 장소프트웨어구조 제 3 장공통요소 I
목차 제 1 장개요 제 2 장소프트웨어구조 제 3 장공통요소 I 목차 제 4 장 제 5 장 II 제 6 장 목차 제 7 장펑션과펑션블록 III 목차 제 8 장기본펑션 / 펑션블록라이브러리 IV 목차 V 목차 VI 목차 VII 1-1 1-2 2-1 2-2 2) 3) 2-3 2-4 3-1 3-2 3-3 3-4 3-5 3-6 ±± ±± 3-7 3-8 3-9 3-10
Microsoft Power Point 2002
PLC전기공압제어 강의 노트 제 7 회차 PLC 하드웨어의 구조 - 1 - 학습목표 1. PLC 하드웨어의 4가지 구성요소를 설명할 수 있다. 2. PLC 형명을 보고 PLC를 구분할 수 있다. 3. PLC 배선형태에 따라 입력기기와 출력기기를 구분할 수 있다. Lesson. PLC 하드웨어의 구조 PLC 하드웨어에 대한 이해의 필요성 PLC 하드웨어의 구성
Microsoft PowerPoint - VHDL01_chapter1.ppt [호환 모드]
![Microsoft PowerPoint - VHDL01_chapter1.ppt [호환 모드]](/thumbs/91/105158185.jpg "Microsoft PowerPoint - VHDL01_chapter1.ppt [호환 모드]")
VHDL 프로그래밍 1. 문법기초 - 간단한조합회로및문법 학습목표 VHDL 기술과소프트웨어와차이파악 Signal assignment 의의미파악 Architecture body 의개념파악 Entity declaration 의개념파악 Process 문의사용법 Variable 과 signal 의차이파악 Library, Use, Package 의사용법 2/53 간단한논리회로예제
歯2350h.PDF
I C- 2350H. ( ).. ( ) (0 2 ) 3443-8844 (HITOP) : (02)704-9104 ICOM IN C. ( ) 1 1-1 1-2 2 3 - PANEL - - - - - / - - DTMF - 1 1-1 IC- 2350H" VHF/ UHF FM, 144.000MHz - 146.000MHz 430.000MHz - 440.000MHz,
Siemens
SIEMENS () 2004 7 Updated 2004 DEC 09 1. 4 1.1 4 1.2 4 2. 5 2.1 5 2.2 6 2.3 6 2.4 7 3. 8 3.1 50/60 Hz DIP 8 4. 9 4.1 420 9 4.2 420 9 4.3 (CB) 10 5. / () 11 5.1 11 5.2 : P0003 12 6. 13 6.1 13 6.2 15 6.2.1
歯CFX
1 SAFETY INSTRUCTIONS ( ) 1.. 2.. 3.. 4.. 5.,,,,,,. 6..,,,,. 7.. 8.. 9. power supply.,,. 10.. 11.. A. ; B., C. D., E., 12... 13.,,. 14. (polarization). 15. Class A/Class B. 16. high noise., 2 ,. (Occupational
,,,,,, (41) ( e f f e c t ), ( c u r r e n t ) ( p o t e n t i a l difference),, ( r e s i s t a n c e ) 2,,,,,,,, (41), (42) (42) ( 41) (Ohm s law),
1, 2, 3, 4, 5, 6 7 8 PSpice EWB,, ,,,,,, (41) ( e f f e c t ), ( c u r r e n t ) ( p o t e n t i a l difference),, ( r e s i s t a n c e ) 2,,,,,,,, (41), (42) (42) ( 41) (Ohm s law), ( ),,,, (43) 94 (44)
MicrocontrollerAcademy_Lab_ST_040709
Micro-Controller Academy Program Lab Materials STMicroelectronics ST72F324J6B5 Seung Jun Sang Sa Ltd. Seung Jun Sang Sa Ltd. Seung Jun Sang Sa Ltd. Seung Jun Sang Sa Ltd. Seung Jun Sang Sa Ltd. Seung Jun
untitled
1 PLC 1.1 PLC 1.1.1 PLC PLC(Programmable Logic Controller),,, LSI,,. (NEMA: National Electrical Manufactrurers Association),,,,. 1.1.2 PLC PLC. FMS(Flexible Manufacturing System) PLC,. 1-1 PLC. - 5 - 1.2
VZ94-한글매뉴얼
KOREAN / KOREAN VZ9-4 #1 #2 #3 IR #4 #5 #6 #7 ( ) #8 #9 #10 #11 IR ( ) #12 #13 IR ( ) #14 ( ) #15 #16 #17 (#6) #18 HDMI #19 RGB #20 HDMI-1 #21 HDMI-2 #22 #23 #24 USB (WLAN ) #25 USB ( ) #26 USB ( ) #27
서보교육자료배포용.ppt
1. 2. 3. 4. 1. ; + - & (22kW ) 1. ; 1975 1980 1985 1990 1995 2000 DC AC (Ferrite) (NdFeB; ) /, Hybrid Power Thyrister TR IGBT IPM Analog Digital 16 bit 32 bit DSP RISC Dip SMD(Surface Mount Device) P,
PowerPoint 프레젠테이션
Verilog: Finite State Machines CSED311 Lab03 Joonsung Kim, joonsung90@postech.ac.kr Finite State Machines Digital system design 시간에배운것과같습니다. Moore / Mealy machines Verilog 를이용해서어떻게구현할까? 2 Finite State
?????? 5?_??????_20110419.hwp
실습5 프리엠퍼시스(Pre-Emphasis)와 디엠퍼시스(De-Emphasis). 실험 목적[ 야간 2학년 4/9일 시작] ) 프리엠퍼시스와 디엠퍼시스의 동작원리를 이해한다. 2) 컴퓨터 시뮬레이션을 행한다. 3) 실험을 통하여 프리엠퍼시스와 디엠퍼시스의 동작특성을 측정하고 시뮬레이션 결과와 비교 고찰한다. 2. 관련 이론 2-. 프리엠퍼시스 (PRE-EMPHASIS)
한글사용설명서
ph 2-Point (Probe) ph (Probe) ON/OFF ON ph ph ( BUFFER ) CAL CLEAR 1PT ph SELECT BUFFER ENTER, (Probe) CAL 1PT2PT (identify) SELECT BUFFER ENTER, (Probe), (Probe), ph (7pH)30 2 1 2 ph ph, ph 3, (,, ) ON
제 호 년 제67차 정기이사회, 고문 자문위원 추대 총동창회 집행부 임원 이사에게 임명장 수여 월 일(일) 년 월 일(일) 제 역대 최고액 모교 위해 더 확충해야 강조 고 문:고달익( 1) 김병찬( 1) 김지훈( 1) 강보성( 2) 홍경식( 2) 현임종( 3) 김한주( 4) 부삼환( 5) 양후림( 5) 문종채( 6) 김봉오( 7) 신상순( 8) 강근수(10)
(Table of Contents) 2 (Specifications) 3 ~ 10 (Introduction) 11 (Storage Bins) 11 (Legs) 11 (Important Operating Requirements) 11 (Location Selection)
SERVICE MANUAL (Table of Contents) 2 (Specifications) 3 ~ 10 (Introduction) 11 (Storage Bins) 11 (Legs) 11 (Important Operating Requirements) 11 (Location Selection) 12 (Storage Bins) 12 (Ice Machine)
목 록( 目 錄 )
부 附 록 錄 목록( 目 錄 ) 용어설명( 用 語 說 明 ) 색인( 索 引 ) 목 록( 目 錄 ) 278 고문서해제 Ⅷ 부록 목록 279 1-1 江 華 ( 內 可 面 ) 韓 晩 洙 1909년 10월 11일 1-2 江 華 ( 內 可 面 ) 韓 晩 洙 洪 元 燮 1909년 10월 2-1 江 華 ( 府 內 面 ) 曺 中 軍 宅 奴 業 東 고종 18년(1881) 11월
歯설명서_020925_.PDF
GMPC-III (Protocol Converter-III) USER S MANUAL 1 1 1 4 2 5 2.1 5 2.2 5 2.3 6 3 7 3.1 7 4 8 4.1 8 4.2 8 5 GMPC-III 9 5.1 9 5.2 I-NET 9 5.3 ( ) 9 5.4 ( ) ( ) 10 6 12 6.1 12 7 GMPC-III 13 7.1 CPU 13 7.2
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4.1.3 %IX0.0.0 %IX0.0.1 %QX0.1.0 ( ) %QX0.1.0 %IX0.0.0 %IX0.0.1 %QX0.1.0 * 5 GMWIN. - 31 - SW1 ON SW2 OFF. SW2 ON SW1 OFF. (%QX0.1.0) SW1 (%IX0.0.0) SW2 (%IX0.0.0) SW1 SW1 SW2 SW2 ( ) SW1 SW2-32 - P (
Microsoft PowerPoint - ICCAD_Analog_lec01.ppt [호환 모드]
![Microsoft PowerPoint - ICCAD_Analog_lec01.ppt [호환 모드]](/thumbs/96/129131938.jpg "Microsoft PowerPoint - ICCAD_Analog_lec01.ppt [호환 모드]")
Chapter 1. Hspice IC CAD 실험 Analog part 1 Digital circuit design 2 Layout? MOSFET! Symbol Layout Physical structure 3 Digital circuit design Verilog 를이용한 coding 및 function 확인 Computer 가알아서해주는 gate level
LCD Monitor
LCD MONITOR quick start guide 2443BW 2443BWX ii 제품 설명 제품 구성 구성품이 모두 들어 있는지 확인한 후 누락된 제품이 있으면 구입한 대리점으로 연락해 주 세요. 구성품 이외의 별매품을 구입하려면 서비스 센터로 연락하세요. 구성품 선택 사양1 선택 사양2 모니터 & 심플 스탠드 모니터 & 심플 스탠드 심플 스탠드의 경우
전기정보 11월(내지).qxp
463-835 경기도 성남시 분당구 야탑로 338(야탑동 191) T.(031) 724-6100(代) 등록일자 1976년 3월 18일 등록번호 서울 라 11267 www.kemc.co.kr 11 2014 통권474 Power Tech AC 직결형 LED 구동회로 설계 스마트 리뉴어블(Smart Renewable) EMS 운영 결과 분석 발전기 온라인 통합 감시진단
VHDL 기초 VHDL 두원공과대학정보통신미디어계열이무영
기초 두원공과대학정보통신미디어계열이무영 2! 담당 : 이무영, 본관 325 호, mylee@doowon.ac.kr! 강의교재! 3 월 : 기존교재복습 ( 기초와응용, 홍릉과학출판사, 이대영외 3 명공저 )! 4 월이후 : 추후공지! 실습도구! 한백전자 HBE-DTK-240! www.hanback.co.kr ( 디지털 -FPGA) 자료참고할것임.! 천안공대류장열교수님온라인컨텐츠
MAX+plusⅡ를 이용한 설계
Digital System Design with Verilog HDL - Combinational Logic Lab. Gate Circuit AND, OR, NOT 게이트들로이루어진멀티플렉서기능의논리회로구현멀티플렉서 : 여러개의입력중하나를선택하여출력하는기능모듈입력 s=: 단자 a 의값이단자 z 로출력입력 s=: 단자 b 의값이단자 z 로출력 File name
PowerPoint 프레젠테이션
@ Lesson 2... ( ). ( ). @ vs. logic data method variable behavior attribute method field Flow (Type), ( ) member @ () : C program Method A ( ) Method B ( ) Method C () program : Java, C++, C# data @ Program
<4D F736F F F696E74202D20BBB7BBB7C7D15F FBEDFB0A3B1B3C0B05FC1A638C0CFC2F72E BC8A3C8AF20B8F0B5E55D>
뻔뻔한 AVR 프로그래밍 The Last(8 th ) Lecture 유명환 ( yoo@netplug.co.kr) INDEX 1 I 2 C 통신이야기 2 ATmega128 TWI(I 2 C) 구조분석 4 ATmega128 TWI(I 2 C) 실습 : AT24C16 1 I 2 C 통신이야기 I 2 C Inter IC Bus 어떤 IC들간에도공통적으로통할수있는 ex)
KR
34410A 34411A 6.5 1 2 4 13 18 19 34410A 34411A 6.5. DMM 12. DMM 34401A. DC AC DMM. 34410A 6.5 DMM 10 000 5.5 1 000 6.5 30 PPM 1 DC LAN USB & GPIB DCV ACV DCI ACI 2/4-50 k 34411A 6.5 DMM 34410A 50 000 100
歯320.PDF
Thermo Orion Model 320 PerpHecT Meter I. 1 II. A. 2 B. Keypad 3 III. A. 4 B. 4 IV. A. 5 B. 5 C. setup 6 V. ph A. 7 B. ph 8 VI. LogR ph A. 10 B. LogR? 11 C. LogR 12 VII. mv/ ORP/ A. mv 13 B. (, ) 13 VIII.
2 목차 3 안전을 위한 주의 사항 3 제품 설치 시 주의사항 4 전원 및 AC 어댑터 관련 주의사항 6 제품 이동 시 주의사항 6 제품 사용 시 주의사항 7 화면 잔상 시 주의사항 7 제품 청소 시 주의사항 9 라이선스 18 사용자 설정 18 메인 메뉴 활성 19 사
사용자 설명서 LED 모니터 * ** LED 모니터는 LED 백라이트를 사용한 LCD 제품입니다. 사용전에 안전을 위한 주의사항을 반드시 읽고 정확하게 사용하세요. GS-27 Display Accessory 2 목차 3 안전을 위한 주의 사항 3 제품 설치 시 주의사항 4 전원 및 AC 어댑터 관련 주의사항 6 제품 이동 시 주의사항 6 제품 사용 시 주의사항
Microsoft Word - SRA-Series Manual.doc
사 용 설 명 서 SRA Series Professional Power Amplifier MODEL No : SRA-500, SRA-900, SRA-1300 차 례 차 례 ---------------------------------------------------------------------- 2 안전지침 / 주의사항 -----------------------------------------------------------
Microsoft Word - USB복사기.doc
Version: SD/USB 80130 Content Index 1. Introduction 1.1 제품개요------------------------------------------------------------P.02 1.2 모델별 제품사양-------------------------------------------------------P.04 2. Function
<4D6963726F736F667420506F776572506F696E74202D20C0BDBCBA484D4920C0FBBFEB20C5DAB7B9B8C5C6BDBDBA20B4DCB8BBB1E228B9DFC7A5C0DAB7E129>
Terminal Platform 권오일 (koi@haco.co.kr) 현대오토넷 목차 1. 텔레매틱스 시스템 개요 P3 2. 텔레매틱스 단말기 개요 P4 3. 텔레매틱스 단말기 하드웨어 P9 4. 텔레매틱스 단말기 소프트웨어 P15 5. 음성 HMI 적용 전체 시나리오 P22 6. 향후 계획 P26 2 1. 텔레매틱스 시스템 개요 3 Block Diagram
(Microsoft Word - ONYX1640i \307\321\261\333\270\336\264\272\276\3632)
목차 안전 안내---------------------------------------------------2 Quick 스타트-----------------------------------------------3 안내---------------------------------------------------------4 연결 다이어그램--------------------------------------------7
비어 있음
VYPYR. VYPYR 15 VYPYR 120,. 43 Peavey. VYPYR., " ". TransTube " ", 266MHz SHARC. VYPYR 5,.,,. VYPYR. AC. IEC ( )... : 24 "( 30cm). 0 - Input. 1 - Stompbox Encoder VYPYR15.. 11.!. 2 - Amp Encoder.. 2. LED
슬라이드 1
사용 전에 사용자 주의 사항을 반드시 읽고 정확하게 지켜주시기 바랍니다. 사용설명서의 구성품 형상과 색상은 실제와 다를 수 있습니다. 사용설명서의 내용은 제품의 소프트웨어 버전이나 통신 사업자의 사정에 따라 다를 수 있습니다. 본 사용설명서는 저작권법에 의해 보호를 받고 있습니다. 본 사용설명서는 주식회사 블루버드소프트에서 제작한 것으로 편집 오류, 정보 누락
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6cm(4) TFT LCD Monitor & HDTV J40PWHDB/OB . 4 5 6 7 50c m 4 5 6 8 9 [ ] 4 5 4 5 0 [ ] Y 4 5 6 7 0 4 8 9 Pb/Cb Pr/Cr 4 8 9 0 5 6 7 4 4 5 6 5 6 6 7 7 8 9 0 0 4 7 8 9 4 95 8 9 0 4 9 5 6 7 0 8 AUDIO IN
제품 소개 및 특징 제품 사용 시 주의사항 본 제품은 차량 사고 발생시의 영상과 음성을 저장하여 사고 원인을 분석하는데 도 움을 주는 차량용 영상 기록 장치입니다.! 본 제품은 개인적인 용도로만 사용하여야 하며, 사용설명서에 명시된 사 항 외에 다른 목적으로 제품을 사
CONTENTS 제품소개 및 특징 3 제품사용 시 주의사항 4 기본 구성품 7 각부 명칭 및 기능 8 제품 설치 0 제품 음성 안내 제품 LED 동작 2 저장 모드별 설명 3 LCD 화면안내 5 주차감시 모드 실행 27 PC 연결/분리 및 데이터 백업 28 전용 뷰어 설치 및 실행 29 전용 뷰어 기능 설명 34 업그레이드 방법 39 SD카드 관리요령 40
YD-3533.xls
Y D - 3 5 3 3 사 용 설 명 서 78, Daechun-Dong, Dalseo-gu, Daegu, KOREA TEL : +8-53-585-56(Main) FAX : +8-53-585-788 http://www.setech.co.kr e-mail : setech@setech.co.kr 페이지 . 특징 당사의 제품을 사용하여 주셨어 감사하며, 사용중 혹시라도
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판매사 사내한 흥국 멀티플레이 30 연간 운용 현황 및 전망 2016. 1. 7 [ Contents ] Ⅰ. 운용현황 Ⅱ. 시장 전망 및 향후 운용 계획 본 자료는 어떠한 수익이나 사실을 보장하거나 약속하는 것이 아니며, 관련 펀드에 대한 이해를 돕기 위하여 담당자에게 한해 제공 되어지는 자료입니다. 본 자료에 수록 된 수익률 등은 보장수익률을 의미하지 않으며
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2. 디바이스드라이버 [ DIO ] 2.1. 개요 타겟보드의데이터버스를이용하여 LED 및스위치동작을제어하는방법을설명하겠다. 2.2. 회로도 2.3. 준비조건 ARM 용크로스컴파일러가설치되어있어야한다. 하드웨어적인점검을하여정상적인동작을한다고가정한다. NFS(Network File System) 를사용할경우에는 NFS가마운트되어있어야한다. 여기서는소스전문을포함하지않았다.
PRO1_01E [읽기 전용]
![PRO1_01E [읽기 전용]](/thumbs/44/23169348.jpg "PRO1_01E [읽기 전용]")
PCS 7 Software NET PC WinCC HMI DP Controller Siemens AG 1999 All rights reserved File: PRO1_01E1 2 S7-200 3 S7-200: 4 S7-200: CPU 5 S7-300 6 S7-300: 7 S7-300: CPU 8 S7-400 9 S7-400: 10 S7-400: CPU (1)
0.1-6
HP-19037 1 EMP400 2 3 POWER EMP400 4 5 6 7 ALARM CN2 8 9 CN3 CN1 10 24V DC CN4 TB1 11 12 Copyright ORIENTAL MOTOR CO., LTD. 2001 2 1 2 3 4 5 1.1...1-2 1.2... 1-2 2.1... 2-2 2.2... 2-4 3.1... 3-2 3.2...
사용설명서 NTC-100 사용 전에는 반드시 사용설명서를 꼭 읽어보시기 바랍니다 넷뷰 사용설명서 C O N T E N T S 카메라 설치 및 네트워크 설정 4 1. 넷뷰 카메라 설치 방법 4 1-1 제품구성 4 1-2 설치방법 5 2. 넷뷰 PC 전용 프로그램 설치 7 2-1 소프트웨어 설치 7 2-2 카메라 접속 방법 8 3. IP 네트워크 설정 11 3-1
歯메뉴얼v2.04.doc
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Microsoft Word - Installation and User Manual_CMD V2.2_.doc
CARDMATIC CMD INSTALLATION MANUAL 씨앤에이씨스템(C&A SYSTEM Co., Ltd.) 본사 : 서울특별시 용산구 신계동 24-1(금양빌딩 2층) TEL. (02)718-2386( 代 ) FAX. (02) 701-2966 공장/연구소 : 경기도 고양시 일산동구 백석동 1141-2 유니테크빌 324호 TEL. (031)907-1386
Flute-GR_BV199_DOS.indb
안전을 위한 주의사항 사용자의 안전을 지키고 재산상의 손해 등을 막기 위한 내용입니다. 반드시 읽고 올바르게 사용해 주세요. BV-199 사용설명서 차례 1 장. 컴퓨터 시작 차례 3 제품의 특장점 6 사용설명서를 읽기 전에 7 안전을 위한 주의사항 10 사용시 올바른 자세 20 제품의 구성물 23 기본 구성물 23 각 부분의 명칭 24 앞면 24 뒷면 25
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RD-5405 /.. . "" "",.... :...,,....,.. :..,,,..,,...,.... 2 ..,,..,.. (,,,, )......,...,., ( ),,,,.,. (, )..,...... BD/DVD CD TV, VCR,........ (+, -).,,..... 3 ... 2... 3....3... 5... 9... 10...11...11...
농어촌여름휴가페스티벌(1-112)
좋아유~보은!여러가지 체험으로자연을누려보세요 보은군 농촌체험산업협의회 맑은물 맑은공기비단강숲마을 영동군 비단강 숲마을 보은군은 전국 어디서나 찾아오기 쉬우며, 비단강 숲마을은 자연 그대로가 마을 곳곳에 녹아 잘 보존된 깨끗한 자연환경과 천년의 신비를 간직 흐르는 곳이다. 푸르른 들녘과 알록달록 익어 가는 과일, 한 속리산과 법주사, 장안면 아흔아홉간집, 서원계
歯표지.PDF
GLOFA MASTERK !!!! 8 4 4 4 4 4!! 8 4 8 8 8 8 4 4 1 1 1 1 1 2 ± 1 1 3 2 + < < ± 2 1 2 DIN BS ( C) (µv) K NiCrNi NiCrNiAI 2000~12000 5891~48828 J PeCuNi 2000~8000 7890~45498 E NiCrCuNi 1500~6000 7297~45085
EP-B-P211.eps
PFA/PFW Series PFA Series PFW Series PF00 Series Alphabet Index 8 A COM B COM DCV GND F.G. R.S. HOLD COM BANK BANK COUNT PRESET FUNC. AC00~0VCOM OUTOUTOUTOUTOUTS.STOP RD SD SG RS-C PFA/PFW Series, N M/C
Video Stabilization
조합논리회로 2 (Combinational Logic Circuits 2) 2011 6th 강의내용 패리티생성기와검출기 (Parity generator & Checker) 인에이블 / 디제이블회로 (Enable/Disable Circuits) 디지털집적회로의기본특성 (Basic Characteristics of Digital ICs) 디지털시스템의문제해결 (Troubleshooting
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Microsoft PowerPoint - etri-asic_design_intro
ASIC 설계입문 한국전자통신연구원 여순일 r 차 례 r ASIC 개요 IC 분류, What is ASIC?, Why ASIC? What is Semiconductor?, 집적기술의발전설계표현 ASIC 화를위한검토사항 설계사양은확정되었는가? 설계환경은갖추었는가? ASIC 을제작하기위한제반조건은충족되었는가? ASIC 구현기술소개 실습 2 r 참고문헌목록 r 최명렬,
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TFT-LCD MONITOR High resolution DWCOM15/17 DIGITAL WINDOW COMMUNICATION DIGITAL WINDOW COMMUNICATION 2 2 3 5 7 7 7 6 (Class B) Microsoft, Windows and Windows NT Microsoft VESA, DPMS and DDC Video Electronic
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