논리회로설계 6 장 성공회대학교 IT 융합학부 1

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1 논리회로설계 6 장 성공회대학교 IT 융합학부

2 제 6 장플립플롭 조합회로 현재의입력상태에의해출력이결정 과거의상태에의해영향받지않음 순차회로 현재의입력 기억소자에기억된과거의입력의조합에의해출력이결정됨 조합회로를위한논리게이트 + 기억소자 순차회로의기억소자 플립플롭 (Flip Flop, F/F) 플립플롭 래치 (latch) 비트의정보를저장 플립플롭중가장간단한형태동기형플립플롭 ( 플립플롭 ) F/F D F/F JK F/F T F/F 2

3 6. 래치와플립플롭 쌍안정멀티바이브레이터를이용한회로소자 쌍안정멀티바이브레이터 (Bistable multivirator) - 두개의출력단자 는 과 의안정된상태를갖게되는소자두출력단자는항상서로보수가된다. 입력출력 비동기형플립플롭 - Clock (, CLK) 신호와동기화되지않는플립플롭 비동기 - set 입력에의해출력이결정되는회로 reset 입력 래치 (latch) - 직결플립플롭 (direct-coupled F/F) or 래치 - set / reset 입력에의해출력이결정 2 gated latch -Latch 에동작가능신호 (EN, enable) 를부가 - EN = 일경우에만 latch 로동작 EN Latch 빗장을걸어잠그다 3

4 동기형플립플롭 - 클럭신호와동기화되어동작하는플립플롭 - set / reset 입력이주어진후 클럭이인가되면동작 - 동기형플립플롭 = 플립플롭 동작하는클럭에따라다음의 2 종류로구분함 상승에지트리거형 (Positive edge triggered type) - clock 신호가 로상승하는시점에서 latch 가동작하는회로 2 하강에지트리거형 - clock 신호가 로하강하는시점에서 latch 가동작하는회로 et 동기형 - 트리거형, 플립플롭 비동기형 - 비트리거형, 래치 이시점에서래치가동작 et 이시점에서래치가동작 4

5 6.2 Latch Latch - eset / et 입력단자 와 출력단자 NO : 둘다 NAND: 둘다 그림 6-2 NO 게이트로구성한 래치 그림 6-3 NAND 게이트로구성한 래치 입력 출력 (t+) (t + ) 상태 (t) (t) 불변 금지상태동작무효조건 리셋 셋 그림 6-4 래치기호?? 부정 표 6- 래치진리표 6

6 초기값 : ( t) ( t) < 래치 > 입력 출력 상태 (t+) (t + ) (t) (t) 불변 리셋 셋?? 부정 <NAND> 입력 출력 변수 A 변수 B 변수 X 7

7 Gated latch - Latch 에 EN( 동작가능신호 ) 단자를추가 - EN 신호가 일때만 latch 로동작하게하는회로 EN EN 그림 6-5 NAND 게이트로구성한 gated 래치 EN= 일때동작 EN= : 와 신호가 latch 에영향을줌 EN= :, 에무관, 이전상태유지 3

8 입력 출력 EN (t + ) (t + ) 상태 (t) (t) 불변 (t) (t) (t) (t) 이전상태를유지 (t) (t) (t) (t) 불변 리셋 셋?? 부정 그림 6-6 Gated 래치동작파형 표 6-2 Gated 래치진리표 EN 6

9 6.3 플립플롭 동기식 F/F - 인가되는 clock () 에의해회로의동작여부가결정됨 - 트리거형플립플롭 (triggered F/F) - 상승에지트리거형 F/F 하강에지트리거형 F/F 진리표 (a) 상승에지트리거형 (b) 하강에지트리거형 입력출력 (t + ) (t + ) 상태 (t) (t) 불변 리셋 셋?? 부정 표 6-3 플립플롭진리표 Gated Latch 의 EN 이 인경우와똑같은동작을함 입력금지상태 7

10 특성표 (characteristic table) - 현재의상태값 (t) 와, 에따라결정되는다음상태 (t+) 을나타낸표 입력현재상태다음상태 (t) (t+) (t) x x 특성방정식 ( t ) ( t) 다음에일어날상황을나타내는식 부정 ( ) 부정 ( ) 표 6-4 특성표 일어날수없는상황 don t care 2

11 여기표 (excitation table) -F/F의현재상태에서다음상태로천이하기위한입력 와 의조건을표로나타낸것. - 특성표로부터얻는다 < 특성표 > (t) (t+) 표 6-5 여기표 입력 현재상태 다음상태 (t) (t+) 부정 ( ) 부정 ( ) 24

12 여기표 (excitation table) -F/F의현재상태에서다음상태로천이하기위한입력 와 의조건을표로나타낸것. - 특성표로부터얻는다 (t) (t+) 표 6-5 여기표 상승에지트리거형 F/F 의동작파형 26

13 F/F 의구조 Gated latch + 펄스변이검출기 (pulse transition detector) Pulse Transition Detector 펄스변이검출기 - 클럭펄스가상승 ( 하강 ) 시점에서매우짧은펄스폭을가지는 spike 를생성 Delay (b) 상승에지트리거발생회로 27

14 D F/F 6.4 D 플립플롭 F/F 은, 이모두 일경우, 입력금지상태가되는제약을가짐 이점을개선한것이 D F/F - 입력, 이항상같은값이입력되지않도록만든 F/F - 현재 가저장하고있는한비트의정보를다음입력이들어올때까지유지 다음 clock 신호가들어오기전까지는입력 D 를그대로 에출력함 - 비트시간의지연 (delay) 소자역할을함 - 비트정보를임시보관하는 register 로많이사용 D D 진리표 그림 6-2 그림기호 입력출력 D (t+) 상태 그림 6- NAND 게이트로구성한 D 플립플롭 리셋 셋 표 6-6 D 플립플롭진리표 29

15 특성표 (characteristic table) - 현재의상태값 (t) 와 D 에따라결정되는다음상태 (t+) 을나타냄 입력 현재상태 다음상태 D (t) (t+) 특성방정식 : ( t ) D( t) D D ( t) D ( t) ( t) 여기표 (excitation table) -F/F 의현재상태에서다음상태로천이하기위한입력 D 의조건을나타냄 (t) (t+) D D 그림 6-4 D 플립플롭동작파형 4

16 6.5 JK 플립플롭 F/F 은, 이모두 일경우, 의출력상태가불안정 D F/F에서는입력이항상같지않도록만들어단점을보완 JK F/F은보다더발전시킨것 JK F/F - F/F 에서 = 입력을허용하고, 이때출력상태가반전되도록함 = J K J K J 그림 6-5 NAND 게이트로구성한 JK 플립플롭 K 그림 6-6 그림기호 46

17 6.5 JK 플립플롭 F/F 은, 이모두 일경우, 의출력상태가불안정 D F/F에서는입력이항상같지않도록만들어단점을보완 JK F/F은보다더발전시킨것 JK F/F - F/F에서 = 입력을허용하고, 이때출력상태가반전되도록함 = J K J K 그림 6-5 NAND 게이트로구성한 JK 플립플롭 J K 신호가 이므로입력이출력에영향을미치지않음 그림 6-6 그림기호 49

18 진리표 입력출력 J K (t+) 상태 (t) 불변 리셋 셋 (t) 반전 여기표 (t) (t+) J K 특성표 입력 현재상태 다음상태 J K (t) (t+) 특성방정식 : ( t ) K( t) J ( t) JK (t) 55

19 J K 표 6-8 JK 플립플롭동작파형 JK F/F 의문제점 - J 와 K 가모두 일때, 클럭시간이길어지면, 과 의상태를반복해서출력 ; racing 현상 불안정안회로가됨 해결책 : - 에지트리거형 JK F/F 을이용함 ( 펄스폭이작지않으면오동작 ) - M F/F 을사용함 56

20 주종플립플롭 (Master-lave F/F, M F/F) - 진리표값, 동작특성은일반 JK F/F 과동일함 - 2 개의 F/F 으로구성 - 클럭신호가반전될때마다 2개중하나만동작 = : 주 F/F 만동작, 출력을기억 Ck= : 종 F/F 만동작, 기억했던값을출력 그림 6-9 주종 F/F 구성도 J K Master lave 58

21 그림 6-9 주종 F/F 구성도 J K Master lave 63

22 J 2 K 2 Master lave 그림 6-2 주종 (Master-lave) 플립플롭회로 68

23 J K 2 2 그림 6-2 주종 (Master-lave) 플립플롭의동작파형 J K 2 ' Master lave 2 7

24 T F/F 6.6 T 플립플롭 (T F/F) - JK F/F 을응용한것 - T 입력이 이고, 신호가인가되면, 항상이전출력을반전함 - Toggle 의의미를붙여서 T F/F 이라부름 - JK F/F 의, 두입력을하나로묶어 하나의입력회로로구성 T JK F/F의입력을항상같은값으로두고있다 J=K= : 이전상태유지 J=K= : 이전출력을반전 그림 6-22 NAND 게이트로구성한 T 플립플롭 T 그림 6-23 그림기호 7

25 T F/F 의진리표 입력출력상 특성표 입력현재상태다음상태 T (t + ) (t + ) (t) (t) (t) (t) 태불변반전 T (t) (t+) 여기표 (t) (t+) T 특성방정식 ( t ) T ( t) T( t) T ( t) 73

26 D F/F 을이용한 T F/F T T D T 그림 6-25 D 플립플롭을이용한 T 플립플롭 그림 6-26 입력 T 플립플롭 상승에지트리거 T F/F 의동작파형 T 74

27 6.7 프리셋과클리어 if, 어느시점에서모든 F/F 을동시에초기상태로두어야하는경우 F/F 의입력만으로는강제로제어하기가곤란함 ex) F/F : 으로만들기위해서는 eset+clock 신호가인가되어야함 직접출력을 으로만들수있는추가단자가필요 출력을강제로 으로만드는단자 Clear (CL) 단자 로만드는단자 Preset(P) 단자 CL, P 단자 - 다른입력이나 Clock 신호에관계없이동작함 - 인상태에서활성화됨 CL= = P= = 75

28 P CL P CL 그림 6-3 클리어와프리셋동작 P CL 그림 6-3 F/F 의 CL 및 P 단자연결 76

29 6.8 플립플롭의기본응용회로 6.8. 레지스터 (egister) 레지스터 데이터비트를저장하는기억장소 -F/F 으로구성됨 레지스터의기능 일정시간동안데이터를저장하여유지 n bit 의레지스터 n 개의 F/F으로구성 D D D2 D3 D CL D CL D CL D CL CL 2 3 그림 D 플립플롭을이용한 4 비트레지스터 Data 저장순서 입력D에데이터를인가 2 Clock 인가 3 새로운 Data 저정됨 8

30 6.8.2 주파수분주기 (Frequency Divider) F/F 주기적인파형을분할할때도사용됨 ( 주기를떨어뜨림 ) ex) KHz 의파형 주파수분주기이용 5Hz or 파형얻을수있음 25Hz 주파수분주기를만드는방법 - Clock 파형이주기적으로반전되도록함 JK F/F 의입력 J 와 K 에 을인가함 HIGH J CLK CLK T K CLK 그림 /2 주파수분주기 83

31 HIGH HIGH J K J K F/F 의수를 n 개로늘이면 /2 n 로주파수분할가능 ex) n=2 이면 /2 2 = /4 로주파수낮아짐 Clock 으로작용 그림 개의플립플롭을사용한 /4 주파수분주기 85

32 6.8.3 계수기 (Counter) F/F 은디지털카운터로도사용됨 다음장에서자세히 HIGH HIGH J J CLK K K CLK : LB : MB 2 3 그림 JK 플립플롭을이용한 4 진카운터 86

9장 순차논리 회로

9장 순차논리 회로 9 장순차논리회로 순차논리회로개요 현재의입력과이전의출력상태에의해현재출력이결정되는회로 현재상태가다음상태의출력에영향을미치는논리회로 순차논리회로의구성도 X (t) Combination Logic Y (t) Y (t-1) Memory element Clock Timing delay device 2 9.1 동기식순차논리회로와비동기식순차회로 동기식순차회로 모든논리회로의동작이일정한신호에의해동작하는회로