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재무 섭
6 years ago
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1 1 6 장 MOS 회로의설계

2 6.1 스위치논리 2 스위치 스위치 0V 5V PMOS PMOS 5V NMOS 0V NMOS (a) ON 상태 (b) OFF 상태 그림 6-1. 그림 6.1 NMOS/PMOS / 패스트랜지스터 0V 5V 5V 5V (a) ON 상태 (b) OFF 상태 (c) 심볼 그림 6-2. MOS 전달게이트 그림 6.2 MOS 전달게이트

3 0V 5V 5V 0V 5V- V tn 3 (a) 5V 0V Vtp 5V 0V 0V (b) 5V 0V 5V 0V 0V 5V (c) 5V 그림 6-3. 그림 6.3 문턱전압손실 5V 5V- V th 5V 5V- 2V th 그림 패스트랜지스터게이트구동의나쁜나쁜예

4 4 I 0 I 1 I 2 OUT = I 0 + I 1 + I 2 + I 3 V I 3 I 0 I 1 Y= I 2 OUT = I 0 + I 1 + I 2 + I 3 I 3 그림그림 멀티플렉서 그림그림 입력 N 게이트 N 게이트

5 6.2 MOS 게이트논리 MOS 인버터 V V 1:1 1:1 V SS V SS (a) MOS (b) imos 그림 인버터회로도

6 V X V X V 6 1 : 1 1 : 1 GN X V SS X V SS (a) MOS (b) imos 그림그림 인버터의스틱다이어그램 그림 6.9 MOS 인버터의레이아웃그림 6-9. MOS 인버터의레이아웃

7 MOS NN 게이트 V V V SS V SS (a) M OS (b) im OS 그림 입력 NN 게이트의회로도 그림 입력 NN 게이트의회로도

8 8 V V V OUT V SS V SS (a) MOS (b) imos 그림그림 입력 NN 게이트의스틱다이어그램

9 9 그림 입력 MOS NN 게이트의레이아웃그림 입력 MOS NN 게이트의레이아웃

10 MOS NOR 게이트 V V OUT V OUT V SS (a) MOS (b) imos 그림 입력 NOR NOR 게이트의회로도

11 11 V V V OUT V SS V SS (a) MOS (b) imos 그림 입력 - 입력 NOR NOR 게이트의스틱스틱다이어그램

12 복합 MOS 게이트 V V V X Z Z X X V SS V SS Z Z V SS (a) Z = (++)' (b) 그래프표현 (c) P- 그래프와 N- 그래프의대응 그림 복합 MOS 게이트 그림 6.15 복합 MOS 게이트

13 13 V E Z Z E V SS Z E V SS Z E Z (a) N- 그래프 (b) 상보그래프 (c) 복합 MOS 게이트 그림 그래프를이용한복합 MOS 게이트의구현

14 14 (a) 3 - 입력 MOS NN (b) 3- 입력 MOS NOR 그림그림 단순 MOS 게이트의스틱다이어그램

15 Z = [(+)+E] 15 V 2 1 Z 1 2 E GN E Z (a) P- 오일러경로 동일입력순서 : 1 2 E (b) N- 오일러경로 그림그림 동일동일입력입력순서의순서의 N, N,P- 오일러의경로

16 16 V Z V SS 1 2 E 그림그림 그림그림 회로에회로에대한대한스틱다이어그램

17 17 동일입력순서의오일러경로찾기 N-그래프와 P-그래프의동일순서오일러경로를찾는다. 동일순서오일러경로가존재하지않으면최소의에지를추가하여동일순서오일러경로를찾는다. 입력순서대로수직의폴리선을배열한다. 상하단에 V선과 VSS선을배치한다. V 쪽에수평의 P-확산선을 VSS쪽에수평의 N-확산선을배치한다. 메탈선으로연결을완성한다. 추가된에지에대한입력을연결한다.

18 18 V Z Z V SS (a) NN - OI 구현 (b) 스틱다이어그램 그림 MOS XNOR 게이트의구현구현

19 MOS 레이아웃지침 게이트설계 / 검증 TR 크기결정 V, VSS 선 수평메탈선 게이트입력 수직폴리선 소스 / 드레인합병 폴리선재배치 N-확산 : V SS, P-확산 : V 가깝게배치 연결선 : 메탈선, 폴리선 트랜지스터간격축소 : 확산면적축소 웰 / 기판컨택완성

20 20 Z Z (a) (b) 그림 입력 NOR 게이트의MOS MOS 레이아웃 출력노드의커패시턴스를줄이도록배선

21 21 Z Z (a) (b) 그림그림 [(++)]' [(++)] 게이트의 MOS 레이아웃

22 6.3 다른형태의 MOS 논리 의사 NMOS 회로 (a) NMOS 논리 (b) 의사 NMOS 논리 그림그림 의사의사 NMOS 논리논리

23 동적 MOS 회로 조합회로 클락 다음상태 현재상태 FF 다음상태 FF 클락 그림 동기식순차회로의구성

24 24 V P1 선충전논리평가선충전논리평가 V OUT N2 OUT 1 0 V OUT 0 1 N1 그림 동적 MOS 인버터

25 25 V V out c out NMOS 블록 V SS 그림 복잡한함수의동적 MOS 구현 면적축소 상승천이 : 선충전 하강천이 : NMOS 블록

26 26 V 선충전 논리평가 V SS 그림 동적 MOS 직결문제

27 도미노 MOS 회로 V 선충전 논리평가 OUT1 OUT2 NMOS 블록 NMOS 블록 OUT1 OUT2 V SS 그림그림 도미노도미노 MOS MOS

28 28 R 1 R 2 (a) 회로도 R 1 R 2 (b) 타이밍도 그림 도미노 MOS 회로의사용예

29 np- 도미노회로 V NMOS 블록 PMOS 블록 NMOS 블록 PMOS 블록 V SS 그림 np- - 도미노회로 (NOR( 회로 ) )

30 6.4 래치와플립플롭 30 입력 조합회로 출력 현재상태 FF 다음상태 FF 플립플롭을통한피드백 클락 그림그림 유한상태상태기계기계

31 31 입력 FF 조합회로 FF 조합회로 FF 출력 클락 플립플롭을통한피드백없음 그림그림 파이프라인시스템시스템 클락 t s t h t s : 셋업시간 Q t q t h : 홀드시간 t q : 클락으로부터의지연시간 그림 에지트리거드플립플롭플롭 ( ( 단일페이즈클락클락 ) 의 ) 의타이밍도

32 6.4.1 레벨센시티브래치 Q 클락 그림 음 - 레벨센시티브래치 그림 6.34 음 - 레벨센시티브래치 0 1 Q 클락 그림 양 - 레벨센시티브래치 그림 6.35 양 - 레벨센시티브래치

33 6.4.2 에지트리거드플립플롭 Q S Q M 클락 그림 에지양 - 에지트리거드플립플롭 그림 양에지트리거드플립플롭의 MOS 구현

34 RS 래치 S Q S Q R Q R Q (a) NN 래치 (b) NOR 래치 그림 NN RS 래치와 NOR RS RS래치

35 T 플립플롭 Q M Q S ' Q S 그림그림 T T 플립플롭

36 6.4.5 JK 플립플롭 JK 00 Q s Q s = JQ s + K Q s 36 K J Q M Q S ' Q S 그림 JK 플립플롭 그림 6.40 JK 플립플롭

37 6.5 시스템타이밍 단일페이징클라킹 입력 입력 FF 조합회로 출력 FF 출력 클락 T c =T q + T d + T s 그림 그림 6.41 플립플롭을플립플립을사용한클락드시스템시스템 T c1 = T d + T q +T s, T c0 = T d + T q + T s, T c = T c1 + T c0 입력 래치 조합회로 래치 조합회로 래치 출력 클락 그림 래치를사용한사용한파이프라인파이프라인시스템시스템

38 이중페이징클라킹 t 1 t 4 t 2 t 그림 비중첩이중 2중페이즈클락 No race condition 데이터안정된후다음단에전달 플립플롭대신래치사용가능 면적축소, 전력소모축소, 지연시간축소 주기및듀티율을잘선택하면설계가용이해짐.

39 Q Q Q Q Q Q 그림 이중페이즈클락생성회로 그림 중페이즈클락생성회로

40 40 그림그림 인버터의지연을이용한이중페이즈클락클락생성생성회로회로 = = + 그림그림 Φ 1, Φ 의 2 의타이밍도

41 41 t 1 t 2 t 4 t 3 그림그림 비중첩비중첩이중이중페이즈페이즈클락의클락의설계설계 t t t t , t 3, t 4 t t latch 최대클락스큐 2 4 L L latch latch

42 6.6 동적래치 42 Q 그림 동적동적 래치의래치의 구성구성 그림그림 상태동적동적래치래치

43 43 (a) (b) 그림 동적플립플롭의구성구성

44 44 클락 조합회로 조합회로 그림 동적동적래치의래치의단일단일클락클락사용법사용법 E LPH 마이크로프로세서에사용됨

45 45 P1 P2 X Q M1 M3 Q M2 M4 Q Q (a) (b) 그림그림 고활성클락래치래치

46 46 Q Q (a) (b) 그림 저활성클락래치 그림 6.54 저활성클락래치

47 47 Q Q 그림 N N 기능을갖는갖는클락클락래치래치

48 6.7 버스구조 수동버스 버스 WR R 서브시스템 그림 수동버스

49 6.7.2 능동버스 49 R pu 버스 WR R 선충전버스 서브시스템 그림 6.57 능동버스 그림 능동버스 2 V 버스 1 WR 1 R 서브시스템 그림 6.58 선충전버스 그림 선충전버스

50 6.8 전원버스 메탈이동효과 전류밀도가높아지면메탈선단락 전류밀도가 1~2m/μm 2 초과시발생 전압변동 메탈선의직렬저항때문에 IR 전압강하발생 IR 전압강하 : 흐르는전류, 메탈선의두께, 폭및길이 x I x I L(1 ) L I L L 1 x L V dx I L (IR전압강하) 0 L 2 di V L0 ( 자기인덕턴스) dt where L 0 Z 0 eff c, Z 0 L

9장 순차논리 회로

9장 순차논리 회로 9 장순차논리회로 순차논리회로개요 현재의입력과이전의출력상태에의해현재출력이결정되는회로 현재상태가다음상태의출력에영향을미치는논리회로 순차논리회로의구성도 X (t) Combination Logic Y (t) Y (t-1) Memory element Clock Timing delay device 2 9.1 동기식순차논리회로와비동기식순차회로 동기식순차회로 모든논리회로의동작이일정한신호에의해동작하는회로