28 저전력복합스위칭기반의 0.16mm 2 12b 30MS/s 0.18um CMOS SAR ADC 신희욱외 Ⅰ. 서론 Ⅱ. 제안하는 SAR ADC 구조및회로설계 1. 제안하는 SAR ADC의전체구조

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유천 석
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1 Journal of The Institute of Electronics and Information Engineers Vol.53, NO.7, July ISSN (Print) / ISSN X(Online) 논문 c Abstract c Received ; Revised ; Accepted ;

2 28 저전력복합스위칭기반의 0.16mm 2 12b 30MS/s 0.18um CMOS SAR ADC 신희욱외 Ⅰ. 서론 Ⅱ. 제안하는 SAR ADC 구조및회로설계 1. 제안하는 SAR ADC의전체구조

3 2016 년 7 월전자공학회논문지제 53 권제 7 호 29 Journal of The Institute of Electronics and Information Engineers Vol.53, NO.7, July 면적최소화를위한회로설계기법이적용된 DAC Ⅲ. 제안하는 SAR ADC 의주요회로설계기법 1. 제안하는저전력복합스위칭기법

4 30 저전력복합스위칭기반의 0.16mm 2 12b 30MS/s 0.18um CMOS SAR ADC 신희욱외 n l k n l CV REF n k k CV R EF k E avg com posite i n i i CV R EF

5 2016 년 7 월전자공학회논문지제 53 권제 7 호 31 Journal of The Institute of Electronics and Information Engineers Vol.53, NO.7, July 제안하는기준전압레인지스케일링기법 3. 제안하는균등분할커패시터구조

6 32 저전력복합스위칭기반의 0.16mm 2 12b 30MS/s 0.18um CMOS SAR ADC 신희욱외 VREF m V REF V ERROR 4. DAC 면적최소화를위한저항열및커패시터구조 VREFMIS m VREFMIS V m REFMIS

7 2016 년 7 월전자공학회논문지제 53 권제 7 호 33 Journal of The Institute of Electronics and Information Engineers Vol.53, NO.7, July 빠르고안정적인 SAR 동작과면적및전력소모최소화를위한래치구조의레지스터

34 저전력 복합 스위칭 기반의 0.16mm2 12b 30MS/s 0.18um CMOS SAR ADC 신희욱 외 Ⅳ. 시제품 ADC 제작 및 성능 측정 제안하는 12비트 30MS/s ADC는 0.18um CMOS 공 정으로 제작되었으며, 시제품 ADC의 레이아웃은 그림 12와 같다. 단위 커패시터의 크기는 1.

다양 한 시스템 응용을 위해 온-칩 기준전류 및 전압 발생기 를 사용할 경우, 전체 시제품 칩 면적 및 전력소모는 각 각 0.27mm2 및 5.57mW 이다. 그림 13. 시제품 ADC의 측정된 DNL 및 INL Fig. 13. Measured DNL and INL of the prototype ADC. 그림 12. 시제품 ADC 레이아웃 (0.

8 34 저전력 복합 스위칭 기반의 0.16mm2 12b 30MS/s 0.18um CMOS SAR ADC 신희욱 외 Ⅳ. 시제품 ADC 제작 및 성능 측정 제안하는 12비트 30MS/s ADC는 0.18um CMOS 공 정으로 제작되었으며, 시제품 ADC의 레이아웃은 그림 12와 같다. 단위 커패시터의 크기는 1.4VP-P의 입력신호 범위, kt/c 잡음 및 ADC에 요구되는 정확도 수준을 고려하여 36.8f를 사용하였다. 사용자 편의에 따라 온칩 기준전류 및 전압 발생기를 사용하지 않을 시 칩 면 적 및 전력소모는 각각 0.16mm2 및 2.25mW이다. 다양 한 시스템 응용을 위해 온-칩 기준전류 및 전압 발생기 를 사용할 경우, 전체 시제품 칩 면적 및 전력소모는 각 각 0.27mm2 및 5.57mW 이다. 그림 13. 시제품 ADC의 측정된 DNL 및 INL Fig. 13. Measured DNL and INL of the prototype ADC. 그림 12. 시제품 ADC 레이아웃 (0.88mm 0.31mm) Fig. 12. Layout of the prototype ADC (0.88mm 0.31mm). 측정된 INL의 경우, 가운데 코드에서의 급격한 변화 로 인해 상대적으로 큰 값을 보이며, 이로 인해 전체 ADC 성능의 제약이 발생한다. 이러한 오차의 주요 원 인은 최상위 비트를 결정하는 커패시터의 부정합이며[3, 13], 이를 해결하기 위해선 커패시터 열의 세밀한 배치설 계 및 별도의 보정기법이 요구된다[14 15]. 그림 14는 제안하는 ADC를 매트랩 모델링하여 커패 시터 및 저항에 부정합을 적용하였을 때의 INL 모의실 험 파형이다. 모의실험 결과 측정된 INL 파형과 유사한 결과를 보이며, 이때의 최상위 비트를 결정하는 커패시 터의 상대 정합 정확도는 약 10비트 수준이다. 표 3에는 제안하는 ADC의 온-칩 기준전류 및 전압 발생기를 제외한 각 블록 별 전력소모를 나타내었다. 저전력 복합스위칭 기법을사용하는 동시에사용되는 단위 커패시터 개수를 22개로 최소화함으로써 DAC의 전력소모를 크게 줄였다. 가장 많은 전력을 소모하는 블록은 전체 전력소모의 약 72%에 해당하는 디지털 SAR 논리회로이며, 이는 미세공정 사용 시 전력소모를 더 줄일 수 있음을 의미한다. 그림 14. 커패시터 및 저항의 부정합을 고려한 INL 모의실험 파형 Fig. 14. Simulated INL with capacitor and resistor mismatches. 표 3. 제안하는 ADC의 각 블록 별 전력소모 Table 3. Power consumption of each block in the proposed ADC. 시제품 ADC의 측정된 differential non-linearity (DNL) 및 integral non-linearity (INL)는 그림 13과 같 이 12비트 해상도에서 각각 최대 0.85LSB 및 2.53LSB 수준을 보인다. 그림 15는 1.8V의 전원전압 조건 및 30MS/s 샘플링 속도에서 5MHz의 입력 주파수가 인가되었을 때의 측정 된 신호 스펙트럼을 나타낸다. 그림 16은 제안하는 시제품 ADC의 측정된 동적성능 을 보여준다. 그림 16(a)는 ADC의 동작속도를 10MS/s 에서 30MS/s까지 증가시킬 때, 5MHz의 차동입력 주파 수에서 측정된 signal-to-noise-and-distortion ratio (SNDR) 및 spurious-free dynamic range (SFDR)의 성 능 변화를 나타낸다. 동작속도가 30MS/s까지 증가하는 동안 측정된 시제품 ADC의 차동 입력에 대한 SNDR 및 SFDR은 각각 59.17dB, 69.40dB 이상을 유지한다. 그 림 16(b)는 30MS/s의 동작속도에서 입력 주파수를 증 가시킬 때의 SNDR 및 SFDR의 성능 변화를 나타낸다. (1034)

9 2016 년 7 월전자공학회논문지제 53 권제 7 호 35 Journal of The Institute of Electronics and Information Engineers Vol.53, NO.7, July 2016

10 36 저전력복합스위칭기반의 0.16mm 2 12b 30MS/s 0.18um CMOS SAR ADC 신희욱외 Ⅴ. 결론 REFERENCES μ

11 2016 년 7 월전자공학회논문지제 53 권제 7 호 37 Journal of The Institute of Electronics and Information Engineers Vol.53, NO.7, July 2016

38 저전력 복합 스위칭 기반의 0.16mm2 12b 30MS/s 0.18um CMOS SAR ADC 신 희 욱(정회원) 저자소개 신희욱 외 정 종 민(정회원) 2015년 중앙대학교 전자공학과 학사.

박 준 상(정회원) 2012년 서강대학교 전자공학과 학사. 2014년 서강대학교 전자공학과 석사. 2013년 현재 서강대학교 전자공 학과 박사과정.

2007년 2011년 룩센테크놀러지. 2013년 서강대학교 전자공학과 석사. 2013년 현재 서강대학교 전자공학과 박사과정.

12 38 저전력 복합 스위칭 기반의 0.16mm2 12b 30MS/s 0.18um CMOS SAR ADC 신 희 욱(정회원) 저자소개 신희욱 외 정 종 민(정회원) 2015년 중앙대학교 전자공학과 학사. 2015년 현재 서강대학교 전자공학 과 석사과정. <주관심분야: 고속 고해상도 데이터 변환기(A/D, D/A) 설계 등> 2014년 서강대학교 전자공학과 학사. 2014년 2016년 서강대학교 전자공 학과 석사과정. 2016년 현재 (주)동운아나텍 반도 체 부설 연구소 개발 1팀 <주관심분야 : 고속 고해상도 데이터 변환기(A/D, D/A) 설계, 파워 IC 설계, 혼성모드 집적회로 설 계 등> 안 태 지(정회원) 박 준 상(정회원) 2012년 서강대학교 전자공학과 학사. 2014년 서강대학교 전자공학과 석사. 2013년 현재 서강대학교 전자공 학과 박사과정. <주관심분야 : 고속 고해상도 데이터 변환기(A/D, D/A) 설계, 파워 IC 설계, 혼성모드 집적회로 설계 등> 2007년 서울시립대학교 전자전기 컴퓨터공학부 학사. 2007년 2011년 룩센테크놀러지. 2013년 서강대학교 전자공학과 석사. 2013년 현재 서강대학교 전자공학과 박사과정. <주관심분야 : 고속 고해상도 데이터 변환기(A/D, D/A) 설계, 파워 IC 설계 등> 이 승 훈(평생회원) 1984년 서울대학교 전자공학과 학사. 1986년 서울대학교 전자공학과 석사. 1991년 미 Illinois대(UrbanaChampaign) 공학박사. 1987년 1990년 미 Coordinated Science Lab(Urbana) 연구원. 1987년 1993년 미 Analog Devices 책임연구원. 1993년 현재 서강대학교 전자공학과 교수. <주관심분야 : 집적회로 설계, 데이터 변환기 (A/D, D/A) 설계 등> (1038)

THE JOURNAL OF KOREAN INSTITUTE OF ELECTROMAGNETIC ENGINEERING AND SCIENCE Jun.; 27(6),

THE JOURNAL OF KOREAN INSTITUTE OF ELECTROMAGNETIC ENGINEERING AND SCIENCE. 2016 Jun.; 276), 504511. http://dx.doi.org/10.5515/kjkiees.2016.27.6.504 ISSN 1226-3133 Print)ISSN 2288-226X Online) Near-Field