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1 48 센서용 Incremental 델타 시그마아날로그디지털변환기설계정진영외 논문 센서용 Incremental 델타시그마아날로그디지털변환기설계 ( Incremental DeltaSigma Analog to Digital Converter for Sensor ) 정진영 *, 최단비 *, 노정진 ** * (Jinyoung Jeong, Danbi Choi, and Jeongjin Roh ) 요 약 본논문에서는센서용 incremental 델타 시그마아날로그디지털변환기를설계하였다. 회로는크게 preamplifier, (sample and hold) 회로, MUX 와델타 시그마모듈레이터, 그리고데시메이션필터로구성되어있다. 델타 시그마모듈레이터는 3 차 bit 구조이고 0.8 μm CMOS 공정을사용하였다. 설계된회로는테스트결과 5 khz신호대역에서 signaltonoise and distortion ratio (SNDR) 는 87.8 db의성능을가지고, differential nonlinearity (DNL) 은 ± 0.25 LSB (6bit 기준 ), integral nonlinearity (INL) 은 ± 0.2 LSB 이다. 델타 시그마모듈레이터전체소비전력은 94.6 μw이다. 최종 6bits 출력을얻기위하여리셋을인가하는 N cycle 을 200 으로결정하였다. Abstract This paper presents the design of the incremental deltasigma ADC. The proposed circuit consists of preamplifier, S & H circuit, MUX, deltasigma modulator, and decimation filter. Thirdorder discretetime deltasigma modulator with bit quantization were fabricated by a 0.8 μm CMOS technology. The designed circuit show that the modulator achieves 87.8 db signaltonoise and distortion ratio (SNDR) over a 5 khz signal bandwidth and differential nonlinearity (DNL) of ± 0.25 LSB, integral nonlinearity (INL) of ± 0.2 LSB. Power consumption of deltasigma modulator is 94.6 μw. It was decided that N cycles are 200 for 6bits output. Keywords : 데이터변환가, 델타 시그마, incremental ADC, 센서, 오버샘플링 Ⅰ. 서론 현대과학이나날이발전하면서동시에미디어산업과스마트폰시장이기하급수적으로발전하고있으며유비쿼터스기술이우리생활을더욱더윤택하게만들고있다. 이러한흐름에따라오버샘플링델타시그마 * 학생회원, ** 정회원, 한양대학교전자통신공학과 (Dep. of Electronics & Communication Engineering, Hanyang Univ.) 본연구는지식경제부및정보통신산업진흥원의대학 IT연구센터지원사업의연구결과와 (NIPA 202H ), 지식경제부가지원하는산업융합원천기술개발사업을통해개발된결과임을밝힙니다. (003945, 융복합혁신반도체기술개발 ) 접수일자 :202년3월5일, 수정완료일 :202년9월일 ADC (analogtodigital converter) 가센서응용분야에서많은관심을받고있다. 델타시그마방식의 ADC 의경우타구조에비해저주파수대역에서전력소모대비높은해상도를얻을수있기때문에고해상도설계에적합한델타시그마모듈레이터의장점들은앞으로휴대용전자제품을포함해광범위한분야에크게요구될것으로판단된다 [2~5]. 이전의 incremental ADC에관한연구는단일채널의 DC 신호를입력으로받으며, 20bits 이상의해상도를가지는더욱정확하고정밀한데이터변환에관한연구가활발했었다 [2]. 많은논문에서는, 2차구조를가지며, 단일채널의입력을변환하는모듈레이터에대해소개하고있다 [5~6]. 하지만본논문에서는빠른데이터의변환이가능하도록 3차의모듈레이터를기반으로하 (533)

2 202 년 0 월전자공학회논문지제 49 권제 0 호 49 Journal of The Institute of Electronics Engineers of Korea Vol. 49, NO. 0, October 202 고입력단에서 MUX를이용하여멀티채널의입력을처리할수있는 incremental 델타시그마 ADC의구성을소개한다. 또한이산시간델타시그마모듈레이터는스위치드커패시터 (switchedcapacitor) 회로를이용하여구현되므로작은슬루율을보장하기위해적분기단에사용되는증폭기의단일이득주파수 (unitygain frequency) 가샘플링주파수 (sampling frequency) 의 5 배이상커야한다 []. 본논문에서는 3차 bit 이산시간 incremental 델타 시그마 ADC설계방법과더좋은성능을얻기위하여사용된회로설계기법에대해기술한다. 본논문이다루고있는내용은다음과같다. Ⅱ 장에서센서용 incremental 델타시그마 ADC의기본구조및특성에대해논하고, Ⅲ 장에서는 Ⅱ 장에서논의된모듈레이터를설계및구현하는과정을다루었다. Ⅳ 장에서는설계한모듈레이터의시뮬레이션결과와측정결과를나타내었고, Ⅴ 장에서는설계한회로의레이아웃을나타내었다. 마지막으로 Ⅵ 장에서는시뮬레이션과측정결과를바탕으로제안한설계의우수성을검증하였다. Ⅱ. Incremental 델타 시그마 ADC 구조및특성 Incremental 델타시그마 ADC는전형적인델타시그마 ADC의구조를그대로가지고있다. 그러나 incremental ADC는전형적인델타시그마 ADC와달리일정한변환주기인클럭의갯수에따라모듈레이터의해상도를조절할수있다는차이점이있다. Incremental ADC는저주파신호를입력으로받아높은해상도를가지고변환하기에적합한특성을가지고있기때문에초정밀성과저전력이중요시되는계측및측정, 센서분야에서응용되고있다. 또한시간에따라지속적으로동작이이루어지는일반적인델타시그마 ADC와는다르게 incremental ADC는변환기내부에있는모든저장소자가리셋 () 된후, 각각의입력의변환주기동안미리결정된클럭주기 N cycle 동안만동작하게된다 [2]. 따라서단일입력은 N 번의클럭주기후에출력값을가지게된다. 결정된 N 번의클럭주기와모듈레이터의차수에의해모듈레이터의해상도가결정된다. 또한높은해상도를가지는이러한형태의변환기는 선형성이좋기때문에오프셋조정없이도정확한변환을할수있다. 결정된각 cycle의변환이끝날때마다출력값을계산하므로 time domain 해석이가능하며, 모듈레이터의성능을검증할때출력FFT파형의 noise shaping 확인뿐아니라 INL error (integral nonlinearity) 과 DNL error (differential nonlinearity) 를확인하는것이중요하다 [4]. 그림 (a) 는서로직교하는 xyz좌표계에서축의움직임을측정할수있는가속도정보를가진입력신호이며, 그림 (b) 는본논문에서제안하고있는자이로스코프 (gyroscope) 센서용 incremental 델타시그마 ADC의대략적인블록도이다. 신호 의 7개의입력신호중 Gx부터 Az까지는그림 2(a) 에서나타낸입력신호이며 temp는온도에따라달리측정되는가속도를보정하기 위한온도센서의값이다. 입력신호는 Preamplifier를통해증폭되어신호대비잡음성능이좋아지고, 신호 2는증폭된입력신호가 회로를지나유지기에있는신호이다. 기존의일반적인델타시그마 ADC와다르게 MUX를통해멀티채널의입력신호의변환이가능한 incremental 델타시그마 ADC 구조임을알수있다. Gx[v] Gy[v] Gz[v] Ax[v] Preamplifier Ay[v] Az[v] Temp[v] x S&H_en 2 GxH GyH GzH AxH AyH AzH TempH z (a) 7: MUX (b) Analog input y Incremental 델타 시그마 ADC 그림. 본논문에제안된센서용 incremental 델타시그마 ADC의인터페이스 (a) 자이로스코프센서의동작원리도 (b) incremental 델타시그마 ADC Fig.. Interface of Incremental deltasigma ADC for sensors (a) Principles diagram of operation for gyroscope (b) incremental deltasigma ADC. (534)

3 50 센서용 Incremental 델타 시그마아날로그디지털변환기설계정진영외 reset Vin V 0 Vref V d i z accumulator Dout (a) 표. 3차이산시간피드포워드델타시그마모듈레이터의계수값 Table. Coefficient of thirdorder discrete time feedforward deltasigma modulator 계수 값 계수 값 a.2 b 0.33 a c 0.33 a c b c di Dout s (b) s (c) s (d) 그림 2. 차 incremental ADC 의블록도와동작파형 [3] (a) 차 incremental ADC 의블록도 (b) 적분기의출력, V (c) 비교기의출력, di (d) accumulator 의출력, Dout Fig. 2. Block diagram and waveforms of firstorder incremental ADC [3] (a) Block diagram of the firstorder incremental ADC (b) output of the integrator, V (c) output of the integrator, di (d) output of the accumulator, Dout. 그림 2는 차 incremental ADC의기본구조블록도와 DC 입력에대한동작파형을나타낸그림이다 [3]. 그림 2(a) 는 bit 차 incremental ADC의블록도이며비교기에서 이출력될때마다입력쪽에 VREF를인가하여적분기의초기상태를만들어주도록회로를구성하였다. 또한본문에서설계한델타시그마모듈레이터는높은해상도를만족하기위하여 3차 bit 모듈레이터로설계하였다. 그림 2(b) 는어떠한 DC 입력신호인 Vin를인가하였을때, 클럭주기에따른적분기의출력전압을나타낸것이다. VREF 그림 2(c) 에서는그림 2(b) 에서의적분기의출력V가비교기의기준전압인 VCM보다커질때마다 X(n) b z z c c 2 z z 그림 3. 3차이산시간피드포워드델타시그마모듈레 이터의 MATLAB 모델링 Fig. 3. MATLAB modeling of thirdorder discrete time feedforward deltasigma modulator. 비교기의출력 di가 이되는것을나타내고있다. 그림 2(d) 에서는그림 2(c) 에서적분기의출력 V가비교기를통해 이출력될때마다디지털출력은 accumulator 를통해 VLSB씩증가함을알수있다. Incremental ADC의경우간단히 accumulator로디지털데시메이션필터를구성할수있다. 따라서그림2(d) 의 accumulator 는디지털데시메이션필터를의미한다. 즉, accumulator의출력은데시메이션필터의출력을의미한다. 모듈레이터의해상도에따라리셋신호를인가하는클럭주기가먼저결정되고그에따라 accumulator 의출력 bit수도결정된다. 그림2에서는 84번의클럭주기를세고있으며, accumulator는최소 7bit의출력값을갖게된다. Ⅲ. 3차이산시간델타 시그마모듈레이터의구조및회로구현. 3차 bit 이산시간델타시그마모듈레이터의 behavioral simulation Incremental 데이터변환기는델타시그마모듈레이터구조를기반으로하기때문에 conventional 델타시그마모듈레이터의설계가선행되어야한다. 델타시그마모듈레이터설계는목표에따라양자화기 (quantizer) c 3 b 4 z z a a 2 a3 E(n) Y(n) (535)

4 202 년 0 월전자공학회논문지제 49 권제 0 호 5 Journal of The Institute of Electronics Engineers of Korea Vol. 49, NO. 0, October 202 의 bit수, 모듈레이터의구조, 루프필터의차수등과같은다양한설계요소를고려해야한다. 고해상도의 Incremental 델타시그마 ADC를구현하기위해본논위해 incremental ADC의변환주기를 200 클럭으로결정하였으며, 샘플링주파수를 2 MHz로결정하였다. 또한모듈레이터의높은성능과함께안정성을고려하여 3차의피드포워드구조를선택하였으며 Lee's rule [5] 에따라 의최대크기를.5이하로설계하였다. 이와같은고려사항만으로는모듈레이터의안정성과원하는성능을얻기가힘들기때문에 MATLAB 을이용한 behavioral 시뮬레이션을통하여최적화된계수값을얻었다. 모듈레이터에사용된최적화된계수값은표 에정리하였다. 그림 3은 MATLAB 으로구현한 3차 bit 델타시그마모듈레이터의구조를나타낸그림이다. 모듈레이터의 X, Y, 그리고 E는각각입력과양자화기의출력, 그리고양자화잡음를뜻한다. 첫번째와두번째적분기의출력은각각 a 과 a 2 를통하여양자화기의입력으로들어가는피드포워드패스를형성하며, c 을통하여양자화기의출력을첫번째적분기의입력으로피드백하는패스를형성하고있다. 이를통해모듈레이터내부에서생기는잡음이수정된다. 뿐만아니라피드백된신호에의해루프필터내의입력이입력신호를포함하지않고, 그에대한루프필 그림 5. 모듈레이터의 PSD (power spectrum density) 시 뮬레이션결과 Fig. 5. PSD simulation result of modulator. 터에서의출력이양자화잡음의시간지연항으로나타나는피드포워드구조를선택함으로써적분기의비선형성에대한입력전압의민감도가작아지고, 적분기가저전압스윙을한다는장점이있다 [3]. 그림 4는 MATLAB 으로구현한 3개적분기의출력스윙범위를나타낸그림이다. 출력스윙범위가작을수록다음적분기에서증폭기의입력범위가줄어들어트랜지스터의동작이보다수월할수있다는장점이있지만노이즈에대한민감도가커지게된다는문제점이있다. 따라서증폭기의입력범위를고려하여각적분기의출력스윙범위를그림 4와같이결정하였다. MATLAB 으로얻은이상적인 3차 bit 델타시그마모듈레이터의시뮬레이션결과는그림 5와같다. Incremental ADC는저주파대역의입력전압을가지므로 khz의입력전압을인가하였다. 이는 5kHz의대역내에서약 9 db의 SNDR을가진다. 그림 4. 적분기출력분포도 Fig. 4. Integrator output range. 2. 이산시간피드포워드델타시그마모듈레이터의회로구현본논문에서구현한이산시간델타시그마모듈레이터는 differential mode 타입의스위치드커패시터방식을사용하여구현하였다. 센서에서전달되는신호처리를위해그림 6의델타시그마모듈레이터는크게 4가지의클럭에의해동작하게된다. 과 가 인경우에샘플링동작이이루어지며 Φ2와 Φ2d가 인구간에적분동작이이루어지게된다.,, Φ2, 그리고 (536)

5 52 센서용 Incremental 델타 시그마아날로그디지털변환기설계정진영외 d C FFP0 Φ2d Φ d C FFP d Φ d C FFP2 Φ d Vin Vin Vref B Fd B Vref V ref Ā C S A C S Vref C I C I d C S2 C S2 d C I2 C I2 d C S3 C S3 d C I3 C I3 C FFP3 d d C FFN3 F SR Latch Digit_N A B Digit_P d C FFN2 d C FFN d C FFN0 그림 6. 3차이산시간피드포워드델타시그마모듈레이터 Fig rd order discrete time feedforward deltasigma modulator. Φ2d는모두 2 MHz의동작속도를가지며 과 Φ2는비중복 (nonoverlapping) 클럭이다. 클럭명칭끝에붙는 counter reset d' 는지연된클럭을의미하며, 이클럭은스위치로인 해발생되는전하주입현상을최소화하기위하여사용한다. 그리고결정된 200의 N cycle이지난후, 리셋신호인가시적분기의커패시터들은전하를완전히없애 (a) 200 게된다 [7~8]. 3. 리셋제어블록과 3차디지털데시메이션필터설계한 incremental 델타시그마모듈레이터는 200의클럭주기후에리셋신호가활성화되어야한다. 변환주기가끝나며발생한리셋신호를모듈레이터와디지털필터에인가한다. 원하는클럭주기이후에리셋신호를활성화하기위해플립플롭으로구성된카운터를사용하였다. 본논문에서설계한리셋제어블록을그림 7에나타내었다. 200개의클럭주기를카운터의입력으로인가하였을때, 마지막클럭이인가된후카운터의출력으로리셋신호가출력되도록설계하였다. 출력된리셋신호는모듈레이터와필터의리셋신호로사용될뿐아니라, 리셋제어카운터의리셋신호로피드백한다. 리셋된카운터는다시 200의클럭주기동안클럭신호를받아다음변환의리셋신호를출력하도록설계하였다. 3차델타시그마모듈레이터를사용하였기때문에 reset (b) 그림 7. 본논문의리셋제어회로의블록도와출력파형 (a) 블록도 (b) 출력파형 Fig. 7. Block diagram and output waveform of reset control circuit (a) Block diagram (b) output waveform 데시메이션필터는 3차이상으로설계하여야한다. 설계한데시메이션필터의블록도는그림 8과같다. 앞서그림 2에서 차 incremental ADC 의디지털데시메이션필터는 차의 accumulator로간단히구현할수있음을나타내었다. 본논문에서는 3차의디지털데시메이션필터를구현하기위해 accumulator를 3차로구현하였다. (537)

6 202 년 0 월전자공학회논문지제 49 권제 0 호 53 Journal of The Institute of Electronics Engineers of Korea Vol. 49, NO. 0, October 202 Δ modulator Z Z Z Dout reset 그림 8. 3차디지털데시메이션필터의블록도 Fig. 8. Block diagram of digital decimation filter. 그림 8과같이델타시그마모듈레이터의출력은디지털필터의입력으로들어오게된다. 주어진 200 클럭의변환주기동안필터가동작하고모듈레이터와동시에리셋신호가인가되어다음변환을시작하게된다. 4. 전류복사방식의증폭기 (Current mirror amplififer) 본논문에서사용된 2.8V 전원공급은비교적낮은전압은아니지만, 높은문턱전압으로인한 OTA (operational transconductance amplifier) 입력스윙범위가제한되고많은파워소모의문제점이예상되어동일한파워소모대비높은 DC gain을갖고입력스윙범위의제한이상대적으로여유로운 OTA의구조를선택해야한다. 즉, OTA의높은 DC gain과더불어저전압의 OTA 설계시출력의스윙크기를크게유지하는것이주고려사항이다. 이를위해 DC gain과출력임피던스가높지만전압 headroom이상대적으로큰 foldedcascode 구조의 OTA를사용하는것은적절하지않다. 따라서 single stage인 OTA 구조를많이사용하고있다. 이에적합한기본적인 OTA 구조는그림 9에나타낸 그림 0. 본연구에사용된 OTA 설계회로 Fig. 0. Modified Current mirror OTA circuit in the paper current mirror amplifier이다. M2 와 M3의전류비가 : B 일때 current mirror OTA의 DC gain은수식 과같다. () 보통이구조의 OTA는 DC gain이 30 db 근처여서 DC gain 특성이여전히매우낮다. 그림 0의 OTA 구조는보통비교기에많이쓰이는구조중에하나로 positive 피드백을이용하여 DC gain을높이는구조이다 [9]. 위구조의 positive 피드백 gain stage에서 gain 은수식 2와같이나타낼수있다. (2) VDD 2Io 값을너무크게결정한경우에트랜지스터의비매칭 (mismatch) 현상으로인해 값이 에가까워질수있다. OTA DC gain은매우커지며비교기회로와 OUTP INP M Io Io INN OUTN 같은동작을하게되어원하는주파수특성을얻을수가없다. 본연구에서는안정된 phase margin 값을얻기위해서 값을너무크지않은 0.43 으로정하고설 계를하였다. M2 M3 DC gain의 gain과더불어단일이득주파수 (unitygain frequency) 의값을얻을수있다. 단일이 득주파수는수식 3 과같이표현될수있다. 그림 9. Current mirror OTA 회로 [9] Fig. 9. Current mirror OTA circuit [9]. (538)

7 54 센서용 Incremental 델타 시그마아날로그디지털변환기설계정진영외 표 2. OTA 시뮬레이션결과요약 Table 2. Summary of OTA simulation result. VSS VDD Parameter 시뮬레이션값 unit S 3 S 4 공급전압 2.8 V 전류소모 73.4 μa A C boot B DC gain 54.3 db V c 위상여유 단일이득주파수 72.8 MHz 유효로드커패시터 2 pf S S 2 V gs S 5 vss (3) 일반적으로이득이증가하여도단일이득주파수는일정한상수값을가지게된다. 본연구에서사용한 OTA는 Positive 피드백의영향으로단일이득주파수가이득의증가분인 /( ) 배만큼커지게된다. 고려할또다른사항은설계한 OTA의위상여유이다. 본논문에서설계한모듈레이터의 OTA는약 52.3 의위상여유를가진다. 설계한회로의샘플링주파수가 2MHz로상대적으로느리기문에다소낮은위상여유로인한오실레이션현상이있더라도충분한정확성을가지고회로가안정화된다. 샘플링주파수에비해단일이득주파수가매우높은경우에는다소낮은위상여유를갖는 OTA가설계되는경우도있다 [4]. 본논문에제안된델타시그마모듈레이터의적분기에설계된 OTA의사양을표 2에나타내었다. 5. 부트스트랩스위치 (Bootstrapped switch) 설계한 3차 bit 델타시그마모듈레이터는 NMOS 스위치를사용하여스위치드커패시터 (switchedcapacitor) 회로로구성하였다. 그림 은스위치드커패시터회로에서쓰이는일반적인 NMOS 스위치이며, V IN V thn VDD V OUT IN SW 그림 2. 부트스트랩스위치회로 [6] Fig. 2. Bootstrapped switch circuit[6] OUT 공통모드전압 ( ) 을갖는일정한정현파가 NMOS 의소스단자를통하여인가된형태를나타내었다. 2.8V의전원공급이가해지고, 소스단자에인가된입력전압범위에맞춰사용된공정의 (threshold voltage of NMOS) 가트랜지스터의 slow코너에서 800 mv 920 mv까지변하기때문에, 소스단자에큰입력이인가되었을때에는스위치가완벽하게턴온되지않는문제가생긴다. 이러한문제점을해결하기위해첫번째적분기내부로입력신호가직접전달되는스위치를로컬부트스트랩스위치를이용하여구성하였다. 기본적인 transistorlevel의부트스트랩스위치회로를설계하는방법을그림 2에나타내었다. 주스위치 (SW), 5개의추가스위치와부트스트랩커패시터로구성된다. 이회로는두개의비중복 (nonoverlapping) 클럭신호에의해서동작된다. 먼저 offphase ( ) 일때, C boot 는 S 3 과 S 4 에의해서 charge 되고, S 5 에의해주스위치는열려있게된다.onphase ( ) 일때, S 과 S 2 가 커패시터를주스위치의게이트와소스에연결하면, 는 에입력전압까지더해진값이된다. 따라 서 NMOS 의 가증가하였으므로스위칭동작을더 잘하게된다 [6]. 그림. 일반 NMOS 스위치 Fig.. Normal NMOS switch. (539)

8 202 년 0 월전자공학회논문지제 49 권제 0 호 55 Journal of The Institute of Electronics Engineers of Korea Vol. 49, NO. 0, October 202 Ⅳ. 시뮬레이션결과및측정결과 설계된모듈레이터의 LPE (layout parastic extraction) 시뮬레이션결과와측정결과를표 3에서요약하였다. 입력신호의주파수는 khz이고 4 dbfs의입력을설정하고, HSPICE를통해시뮬레이션한 6,384개의샘플개수를 hanning window를통해 FFT 한결과파형은그림 3에나타내었다. 0 khz이전과이후에각각신호대비잡음이감소한모습과잡음성분들이신호대역바깥으로밀려나는 noise shaping이잘이루어지는것을볼수있다. 표 4의시뮬레이션결과는제안된 3차 bit 피드포 표 3. Postlayout 시뮬레이션결과및측정결과 (6,384개의샘플 / Hanning window) Table 3. Postlayout simulation result and test result. (6,384 samples / Hanning window) PostLayout 시뮬레이션 측정결과 Unit 샘플링주파수 MHz 신호대역 5 5 khz OSR 공급전압 V Corner TypicalTypi TypicalTyp cal, 25 ical, 25 입력신호주파수 khz 입력크기 (peak) V SNDR db ENOB bits 파워소모 94.6 μw 워드델타시그마 ADC를 schematic HSPICE 시뮬레이션과 LPE HSPICE 시뮬레이션을각코너별로비교하여정리한것이다. 일반적으로이상적인회로를시뮬레이션했을때와비교해보면, LPE를통하여기생저항, 커패시터성분이추가되면서 SNDR, ENOB의결과가변하지만, LPE HSPICE 시뮬레이션결과도목표하였던 ENOB 4bits에만족하는것을볼수있다. 그림 4는칩성능측정을위해만든테스트보드사진을보여주고있다. 전원은테스트보드상에서아날로그전원과디지털전원을분리하여칩전원을공급하였고, 입력신호는입력정현파신호발생기능과신호대잡음비및전고조파측정기능을동시에갖춘오디오분석기 (audio precision AUX0025) 를통해서넣어주고있다. 칩은패턴발생기 (E830A) 로부터발생된 2MHz의클럭주파수에의해서동작되며, 그림 4의 단자를통해샘플링클럭을넣어주고있다. 그림 5는실체칩에 Vpp 정현파를인가하여델타 표 4. 코너별 schematic 과 LPE HSPICE 시뮬레이션비교 Table 4. Comparison schematic simulation with LPE simulation in each corner. VDD VDD=2.5V, VDD=2.8V, VDD=3.6V, &Corner SlowSlow, 40 TypicalTypical, 25 FastFast, 85 온도 schematic LPE 02.6 db (ENOB=6.75 bits) db (ENOB=4.73 bits) 04.7 db (ENOB=7. bits) 9.64 db (ENOB=4.93 bits) 04 db (ENOB=7 bits) db (ENOB=5.69 bits) analog power DSM input Designed chip digital power 그림 3. 모듈레이터출력의 LPE 시뮬레이션결과 Fig. 3. LPE simulation result of modulator output. 그림 4. 테스트보드사진 Fig. 4. Test board photograph. (540)

56 센서용 Incremental 델타 시그마아날로그디지털변환기설계정진영외 그림 5. 칩측정결과모듈레이터출력의 FFT 파형 Fig. 5. Test result of modulator output. 표 5. DNL / INL 측정결과 Table 5. DNL / INL test result DNL INL 목표 (target) (TYP) ± 0.

9 56 센서용 Incremental 델타 시그마아날로그디지털변환기설계정진영외 그림 5. 칩측정결과모듈레이터출력의 FFT 파형 Fig. 5. Test result of modulator output. 표 5. DNL / INL 측정결과 Table 5. DNL / INL test result DNL INL 목표 (target) (TYP) ± 0.5 (MAX) ± (TYP) ± (MAX) ± 4,534,336 샘플 ± 0.25 LSB ± 0.2 LSB 시그마모듈레이터의출력을측정하여 FFT한파형이다. 그림과같이 87.8 db의 SNDR, 4.3bits의 SNDR 을갖는다. 이는 4bits ENOB 목표치에만족하는것을확인하였다. 또한 ADC의 DNL과 INL은이상적인출력값과실제측정값간의편차를설명해주는정적변수로서 incremental ADC의성능을측정하는기준이된다. DNL은이상적인출력값에비교해측정되는어느한스텝크기의편차를말하고, INL은 DNL의합으로서전체편차를의미한다. FFT분석을통해정상적인데이터가출력되는것을확인한후출력값을테스트에사용하였다. 테스트에사용되는출력샘플의개수가많으면많을수록실제아날로그신호에근접할수있기때문에보다더정확한 DNL과 INL을얻을수있다. 표 5에 DNL과 INL 측정조건을나타내었다. DNL과 INL 측정은 MAXIM 사의자료를참고하였으며, 아래의측정은,534,336 샘플을사용하였다 [0~]. 그림 6은 DNL, INL 측정결과를그림으로보여주고, 표 6은 DNL, INL 측정값을나타낸것이다. 논문에서수집한,534,336 샘플보다더많은샘플을사용하 그림 6. DNL / INL 측정결과파형 Fig. 6. DNL / INL test result waveform. 여측정해보면훨씬더나은 DNL, INL 값을얻을것을기대할수있다 [2]. Ⅴ. 레이아웃 그림 7은설계된 3차 bit 이산시간 incremental 델타시그마 ADC의레이아웃그림이다. 모듈레이터의면적은 586 μm 480 μm (0.28 mm2 ) 이고, 데시메이션필터와 control block 의면적은 205 μm 49 μm (.007 mm2 ) 이다. Fullydifferential의 gain을얻기위해서는레이아웃에서도각별히신경을써주어야한다. 아날로그회로인증폭기의트랜지스터와모듈레이터의커패시터들은 commoncentroid 방식으로레이아웃하였다. 서로완 (54)

202 년 0 월전자공학회논문지제 49 권제 0 호 57 Journal of The Institute of Electronics Engineers of Korea Vol. 49, NO. 0, October 202 참고문헌 그림 7. 칩사진 Fig. 7. Chip photograph. 벽히대칭되도록트랜지스터및커패시터등을같은간격과위치에레이아웃하였다 [7].

10 202 년 0 월전자공학회논문지제 49 권제 0 호 57 Journal of The Institute of Electronics Engineers of Korea Vol. 49, NO. 0, October 202 참고문헌 그림 7. 칩사진 Fig. 7. Chip photograph. 벽히대칭되도록트랜지스터및커패시터등을같은간격과위치에레이아웃하였다 [7]. 또한아날로그신호와디지털신호의메탈라인들은 cross talk 효과를제한하기위하여최대한멀리배치하여레이아웃하였고, 모듈레이터의적분기를구성하는 OTA는클럭생성기에의한 substrate 잡음의영향을최대한덜받기위해서가능한한최대로멀리배치하였다. 그리고주변에남는공간은 mosfet을이용하여 decoupling 커패시터를구현하였다. Ⅵ. 결론 본연구에서는 3차 bit 이산시간 incremental 델타 시그마 ADC를제안하였다. 센서용이산시간 incremental 델타시그마 ADC를구현하기위해동일한파워소모대비높은 DC gain을갖는 current mirror 방식의 OTA 기반의스위치커패시터회로구조와피드 포워드구조를채택하여설계하였으며, 디지털데시메이션필터는 accumulator로구현하였다. 3차 bit 이산시간 incremental 델타시그마 ADC는 TSMC 0.8 μm CMOS 공정으로제작되었다. LPE 시뮬레이션결과 5 khz의신호대역내에서 9.64 db의 SNDR 과 ENOB 4.9bits 을얻었고, 전체소모된파워는 0.94 mw이다. 또한칩성능측정결과 87.8 db의 SNDR과 ENOB 4.3bits 을얻어서목표하였던 4bits ENOB를만족하였다. DNL error는 ±0.25 LSB, INL error는 ±0.2 LSB 로 6bits 해상도를만족한다. [] D. Johns and K. Martin, Analog Integrated Circuit Design, John Wiley & Sons, Inc. 997 [2] 배성환, 이창기, 고정밀저속다중채널아날로그 디지털변환기, 한국전자통신학회논문지제 3 권제 3 호. [3] J. Markus, J. Silva, G.C. Temes, Theory and applications of incremental deltasigma converters, IEEE Tran. on Circuits and Systems I, vol.5, no.4, pp , Apr [4] J. Markus, P. Deval, V. Quiquempoix, J. Silva, G.C. Temes, Incremental Deltasigma Structures for DC Measurement : an Overview, IEEE 2006 Custom Integrated Circuits Conference (CICC). [5] S. Rabii and B. A. Wooley, The Design of Low Voltage, Low Power SigmaDelta Modulators. KAP, 999. [6] D. Aksin, M. AlShyoukh, F. Maloberti, A bootstrapped switch for precise sampling of inputs with signal range beyond supply voltage, IEEE 2005 Custom Integrated Circuits Conference (CICC). [7] B. Razavi, Design of Analog CMOS Integrated Circuits. New York: McGrawHill, 200. [8] J. Crols and M. Steyaert, "Switchedopamp: An approach to realize full CMOS switched capacitor filters at very low power supply, IEEE J. SolidState Circuits, vol. 29, pp , Aug [9] R. Gregorian, Introduction to CMOS opamps and comparators. NewYork : John Wiley & Sons, Inc., 999. [0] MAXIM, Histogram Testing Determines DNL and INL Errors [] MAXIM, INL/DNL Measurements for High Speed AnalogtoDigital Converters(ADCs) [2] W. Kester, The Data Conversion Handbook, Analog Devices, Inc., 2005, pp [3] R. J. Baker, W. L. Harry and E. B. David, CMOS Circuit Design, Layout, and Simulation, NY: IEEE Press, 997. [4] J. Roh, S. Byun, Y. Choi, H. Roh, Y. Kim, and J. Kwon, A 0.9V 60W Bit FourthOrder DeltaSigma Modulator With 83dB Dynamic Range, IEEE J. SolidState Circuits, vol. 43, No. 2, pp , Feb [5] V. Peluso, M. Steyaert, and W. Sansen, The (542)

58 센서용 Incremental 델타 시그마아날로그디지털변환기설계정진영외 Design of Low Voltage, Low Power SigmaDelta Modulators, IEEE J. SolidState Circuits, vol. 32, No. 7, pp.

Johns, A FrequencyScalable 5bit Incremental ADC for Low Power Sensor Applications, IEEE International Symposium on Circuits and Systems, May 30th Jun.

248242 저자소개 정진영 ( 학생회원 ) 200 년한양대학교전자및통신공학과학사졸업 202 년한양대학교전자전기제어계측공학과석사졸업 202 년 ~ 현재삼성전자근무 < 주관심분야 : Oversampled DeltaSigma A/D Converter 설계 > 최단비 (

11 58 센서용 Incremental 델타 시그마아날로그디지털변환기설계정진영외 Design of Low Voltage, Low Power SigmaDelta Modulators, IEEE J. SolidState Circuits, vol. 32, No. 7, pp , Jul [6] J. Liang, D.A. Johns, A FrequencyScalable 5bit Incremental ADC for Low Power Sensor Applications, IEEE International Symposium on Circuits and Systems, May 30th Jun. 2nd, 200, Paris, France, pp 저자소개 정진영 ( 학생회원 ) 200 년한양대학교전자및통신공학과학사졸업 202 년한양대학교전자전기제어계측공학과석사졸업 202 년 ~ 현재삼성전자근무 < 주관심분야 : Oversampled DeltaSigma A/D Converter 설계 > 최단비 ( 학생회원 ) 202년한양대학교전자및통신공학과학사졸업 202년~현재한양대학교전자통신공학과석사과정 < 주관심분야 : Oversampled DeltaSigma A/D Converter 설계 > 노정진 ( 정회원 ) 990년한양대학교전기공학과 학사졸업 996년삼성전자선임연구원 998년미국 Pennsylvania State University 전기공학 석사졸업 200년 Intel. USA, senior design engineer 200년 University of Taxas at Austin. 컴퓨터공학박사. 200년~현재 한양대학교 안산캠퍼스 전자통신 공학과교수 < 주관심분야 : CMOS DCDC converters 설계, Oversampling deltasigma data converters 설계 > (543)

28 저전력복합스위칭기반의 0.16mm 2 12b 30MS/s 0.18um CMOS SAR ADC 신희욱외 Ⅰ. 서론 Ⅱ. 제안하는 SAR ADC 구조및회로설계 1. 제안하는 SAR ADC의전체구조

28 저전력복합스위칭기반의 0.16mm 2 12b 30MS/s 0.18um CMOS SAR ADC 신희욱외 Ⅰ. 서론 Ⅱ. 제안하는 SAR ADC 구조및회로설계 1. 제안하는 SAR ADC의전체구조 Journal of The Institute of Electronics and Information Engineers Vol.53, NO.7, July 2016 http://dx.doi.org/10.5573/ieie.2016.53.7.027 ISSN 2287-5026(Print) / ISSN 2288-159X(Online) 논문 2016-53-7-4 c Abstract