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1 2013년 7월전자공학회논문지제 50 권제 7 호 Journal of The Institute of Electronics Engineers of Korea Vol. 50, NO. 7, July 논문 nm CMOS 공정기술에최적화된저전압용이득 - 부스팅증폭기기반의 1.1V 12b 100MS/s 0.43mm 2 ADC (A 1.1V 12b 100MS/s 0.43mm 2 ADC based on a low-voltage gain-boosting amplifier in a 45nm CMOS technology ) 안태지 *, 박준상 *, 노지현 **, 이문교 **, 나선필 ***, 이승훈 **** * (Tai-Ji An, Jun-Sang Park, Ji-Hyun Roh, Mun-Kyo Lee, Sun-Phil Nah, and Seung-Hoon Lee c ) 요 약 본논문에서는주로고속디지털통신시스템응용을위해고해상도, 저전력및소면적을동시에만족하는 45nm CMOS 공정으로제작된 4 단파이프라인구조의 12 비트 100MS/s ADC 를제안한다. 입력단 SHA 회로에는높은입력주파수를가진신호가인가되어도 12 비트이상의정확도로샘플링할수있도록게이트 - 부트스트래핑회로가사용된다. 입력단 SHA 및 MDAC 증폭기는요구되는 DC 이득및높은신호스윙을얻기위해이득 - 부스팅구조의 2 단증폭기를사용하며, 넓은대역폭과안정적인신호정착을위해캐스코드및 Miller 주파수보상기법을선택적으로적용하였다. 채널길이변조현상및전원전압변화에의한전류부정합을최소화하기위하여캐스코드전류반복기를사용하며, 소자의부정합을최소화하기위하여전류반복기와증폭기의단위넓이를통일하여소자를레이아웃하였다. 또한, 제안하는 ADC 에는전원전압및온도변화에덜민감한저전력기준전류및전압발생기를온 - 칩으로집적하는동시에외부에서도인가할수있도록하여다양한시스템에응용이가능하도록하였다. 제안하는시제품 ADC 는 45nm CMOS 공정으로제작되었으며측정된 DNL 및 INL 은각각최대 0.88LSB, 1.46LSB 의값을가지며, 동적성능은 100MS/s 의동작속도에서각각최대 61.0dB 의 SNDR 과 74.9dB 의 SFDR 을보여준다. 시제품 ADC 의면적은 0.43mm 2 이며전력소모는 1.1V 전원전압및 100MS/s 동작속도에서 29.8mW 이다. Abstract This work proposes a 12b 100MS/s 45nm CMOS four-step pipeline ADC for high-speed digital communication systems requiring high resolution, low power, and small size. The input SHA employs a gate-bootstrapping circuit to sample wide-band input signals with an accuracy of 12 bits or more. The input SHA and MDACs adopt two-stage op-amps with a gain-boosting technique to achieve the required DC gain and high signal swing range. In addition, cascode and Miller frequency-compensation techniques are selectively used for wide bandwidth and stable signal settling. The cascode current mirror minimizes current mismatch by channel length modulation and supply variation. The finger width of current mirrors and amplifiers is laid out in the same size to reduce device mismatch. The proposed supply- and temperature-insensitive current and voltage references are implemented on chip with optional off-chip reference voltages for various system applications. The prototype ADC in a 45nm CMOS demonstrates the measured DNL and INL within 0.88LSB and 1.46LSB, respectively. The ADC shows a maximum SNDR of 61.0dB and a maximum SFDR of 74.9dB at 100MS/s, respectively. The ADC with an active die area of 0.43mm 2 consumes 29.8mW at 100MS/s and a 1.1V supply. Keywords : 고해상도, 저전력, 캐스코드전류반복기, 이득 - 부스팅, 파이프라인 ADC * 정회원, **** 평생회원, 서강대학교전자공학과 (Dept. of Electronic Engineering, Sogang University) ** 정회원, 삼성탈레스 (Samsung Thales) *** 정회원, 국방과학연구소 (Agency for Defense Development) c Corresponding Author( hoonlee@sogang.ac.kr) 이논문은삼성탈레스및삼성전자의지원과함께, 2013년도정부 ( 교육부 ) 의재원으로한국연구재단의지원을받아수행된기초연구사업 ( 과제번호 2013R1A1A ) 과, 미래창조과학부및정보통신산업진흥원의대학 IT 연구센터지원사업의연구결과로수행되었음 (NIPA-2013-H ). 접수일자 : 2013년6월4일, 수정완료일 : 2013년6월24일 (1750)

2 2013 년 7 월전자공학회논문지제 50 권제 7 호 123 Journal of The Institute of Electronics Engineers of Korea Vol. 50, NO. 7, July 2013 Ⅰ. 서론최근가속적인공정스케일링에의해 CMOS 기술은 65nm 및 45nm 공정등미세나노공정기술로계속변해가고있다. 이에따라낮은전원전압을사용하는저전압설계가매우중요한관심사가되고있으며, 많은시스템이하나의칩에집적되는시스템-온-칩 (system -on-a-chip : SoC) 개발에대한연구가활발하게진행되고있는추세이다. 그중 A/D 변환기 (analog-to -digital converter : ADC) 는다양한 SoC 응용분야에활용할수있는핵심아날로그지적재산 (intellectual property : IP) 중의하나이며, 특히고속디지털통신망및초음파영상등의아날로그프런트엔드 (analog front end : AFE) 에는고성능 ADC IP가필수적으로요구된다 [1]-[4]. 최근디지털통신망에서는처리해야하는데이터가증가함에따라효율적인데이터처리를위해기존의단일반송파 (single-carrier) 대신다중반송파 (multi-carrier) 를사용하여신호를전달한다. 다중반송파를사용할경우효율적인데이터처리를위해중간주파수 (intermediate frequency : IF) 대역신호를기저대역으로의다운변환없이직접적으로처리하여야하는데, 이를위해서는높은해상도및넓은대역폭을갖는 ADC가필수적으로요구된다. 이러한고성능 ADC를사용할경우회로의복잡도를감소시킬수있으며 RF 입력단에서의주파수선택도를향상시켜원하는채널의 IF 대역신호처리를가능하게한다 [5]. 특히고속디지털통신망중이중반송파를이용한광대역- 코드분할다중접속 (wideband-code division multiple access : W-CDMA) 응용에서는 12비트이상의해상도와 65MS/s 이상의샘플링속도가요구된다. 일반적으로고속샘플링주파수를요구하는 ADC 응용분야에서는플래시, 서브레인징, 연속근사방식 (successive-approximation register : SAR) 및파이프라인구조등이많이사용되고있다. 특히 10비트이상의고해상도와수백 MHz의고속주파수조건을동시에만족하기위해서속도, 전력소모및면적을최적화하는파이프라인구조가많이적용되고있으며최근에는미세공정기술의발달로 SAR 구조가높은면적및전력효율을기반으로많은학회및저널에발표되고있다 [6]-[7]. 그러나 SAR 구조는커패시터부정합에의해성능이제한되므로, 커패시터정합성을위해큰단위커패시터를사용하게되므로해상도가증가할수록큰입력커패시터를갖게된다. 이는단일 ADC로동작시 SAR ADC가높은전력효율성을갖지만전체시스템에서사용될시 ADC의큰입력커패시터를구동할수있는회로가추가로필요하므로전체시스템전력소모및면적이증가하게된다 [8]. 이러한설계요소에의해 12 비트이상의해상도와 100MS/s 수준의동작신호처리조건을만족하면서전력소모및면적을최적화하는구조로파이프라인구조가많이사용되고있다 [1~4]. 최근공정기술의발달로낮은전원전압기반의 65nm, 45nm CMOS와같은초미세공정을사용하면서디지털회로의경우빠른동작속도및저전력회로를구현할수있지만, 파이프라인구조와같은 op-amp 기반의아날로그회로는여러가지문제에직면하고있다. 특히파이프라인구조에서 op-amp는높은이득을필요로하는데, 높은이득을얻기위해서트랜지스터를다단으로쌓는방법이있지만이는트랜지스터의전압여유를감소시키며출력신호의스윙범위를제한한다. 출력신호범위가절반으로줄어들면열잡음성분을고려하여동일한신호대잡음비 (signal-to-noise ratio : SNR) 성능을얻기위해서커패시터의크기가 4배커져야하며, 이는전력소모의급격한증가와함께전력효율을떨어뜨린다. 최근국제유명저널및학회에는이러한공정상의한계를극복하기위해다양한구조의회로들이제안되고있다. 먼저낮은전원전압에서높은 SNR을얻기위해파이프라인의첫번째단에 range-scaling 기법을적용하는방법이있다. 그러나이는필요한커패시터수가증가하여면적이증가하거나, 복수의기준전압이필요하여이를보정하기위한복잡한회로가추가적으로필요한단점이있다 [7],[9~10]. 한편높은이득을얻기위해 3단이상의증폭기를사용하는방법이있지만복잡한주파수보상기법을필요로하며출력단부하가증가하여전력소모가증가하거나회로의안정성이낮다는단점이있다 [11~12]. 따라서적은전력소모로고해상도구현을위해 1단및 2단증폭기에이득-부스팅 (gain-boosting) 구조를사용하거나디지털방식의보정기법을적용하는것이최근고속고해상도 ADC의설계추세이다 [13~15]. 본논문에서는 12비트의해상도에서 100MS/s 로동작하는저전력, 소면적 ADC를구현하기위해 4단파이프라인구조를적용하였고, 이득-부스팅기법이적용된높은전압이득을가지는증폭기를사용하였으며, 1.1V의낮은전원전압및미세나노공정에서의제약사항을극복할수있는다양한기법들을적용하였다. 제안하는 ADC의전체구조및각블록별기능을 II장에 (1751)

3 124 45nm CMOS 공정기술에최적화된저전압용이득 - 부스팅증폭기기반의 1.1V 12b 100MS/s 0.43mm 2 ADC 안태지외 서간략히설명하며, III장에서제안하는여러가지회로설계기법을요약한다. IV장에서는제안하는 ADC 시제품측정결과를정리한후, V장에서결론을맺는다. Ⅱ. 제안하는 ADC 전체구조제안하는 12비트 100MS/s ADC는각단에서각각 3 비트, 4비트, 4비트, 4비트를결정하는 4단파이프라인구조를가지며, ADC의전체구조는그림 1과같다. 그림 1. 제안하는 12비트 100MS/s 45nm CMOS ADC Fig. 1. Proposed 12b 100MS/s 45nm CMOS ADC. 제안하는 ADC의주요설계목표는 45nm CMOS 공정의제한사항을고려하여 1.1V의낮은전원전압에서 1.0V P-P 의차동입력신호를 100MHz의높은동작속도로처리하며 12비트수준의높은출력해상도를갖는것이다. 이를위해입력단 SHA의샘플링스위치에는 Nyquist 입력주파수이상의입력신호에서도 12비트이상의선형성을유지하기위해게이트-부트스트래핑회로를필요로하며, 높은전압이득을요구하는 SHA 및 MDAC에는 2단증폭기를사용하고이득-부스팅기법을추가로적용하여짧은채널길이에서도요구되는수준의높은이득을얻을수있도록하였다. 또한넓은대역폭및충분한위상여유확보를통한안정적인신호정착을위해캐스코드및 Miller 주파수보상기법을적용하였다. 한편, 캐스코드전류반복기를사용하여전류를공급해주는트랜지스터와공급받는트랜지스터의노드전압을일정하게유지하여, 전원전압의변화에대한전류부정합현상을최소화하였으며, 추가로레이아웃시전류반복기와증폭기의단위넓이를통일하여소자간부정합에의한오프셋, 전류부정합을최소화하였다. 스위치드-커패시터기반의회로동작을위하여하나의외부기준신호를이용하여두개의중첩되지않는클록 Q1, Q2를생성하는클록발생기, 분주기를포함한디지털교정회로및기준전류및전압발 생기등을온-칩으로집적하여 SoC 시스템에즉각응용이가능하게한다. Ⅲ. 제안하는 ADC 의주요회로설계기법 1. 입력신호왜곡을최소화하는입력단 SHA 설계 전체 ADC의성능이 12비트수준의정확도를가지기위해서는입력단 SHA 회로가아날로그입력신호를왜곡없이 12비트이상의정확도로처리하여야한다. 이를위해서는높은선형성을갖는입력샘플링단과높은 DC 전압이득을가지면서동시에고속동작속도를갖는증폭기가요구된다. 입력단 SHA에는연속적으로변화하는신호가인가되기때문에샘플링시 MOS의게이트-소스간의전압차에의해온-저항이달라져서샘플링된신호가왜곡이될수있으므로입력신호에관계없이일정한온-저항값을갖도록하여야한다. 또한, 요구되는수준의정확도를얻기위해서는스위치의열잡음을고려하여상당한크기의커패시터를사용하므로, 신호의안정적인정착시간을고려하여 MOS 스위치의크기를결정하여야한다. 이를고려하여제안하는 (a) (b) 그림 2. 각클록위상에따른높은선형성을갖는 SHA 회로 : (a) 입력샘플링동작및 (b) 홀딩동작 Fig. 2. Input SHA for high signal linearity at each clock phase : (a) input sampling and (b) holding. (1752)

4 2013 년 7 월전자공학회논문지제 50 권제 7 호 125 Journal of The Institute of Electronics Engineers of Korea Vol. 50, NO. 7, July 비트 100MS/s ADC는그림 2와같이 1.1V의낮은전원전압에서입력신호의변화에독립적인온-저항을갖도록하여안정적인신호샘플링을할수있도록 7개의트랜지스터및 1개의커패시터로구성된소면적게이트-부트스트래핑회로및작은온-저항을갖는샘플링스위치를사용하였다 [3, 16]. 게이트-부트스트래핑회로의동작은그림 2(b) 와같이클록 Q1 동안 M1 및 M6 트랜지스터를통하여 C1 커패시터에 VDD-VSS만큼의전하를충전한다. 다음클록 Q2 동안에는그림 2(a) 와같이 M7 트랜지스터를통해인가된입력신호와기존에 C1 커패시터에충전되어있던전압만큼증가된전압이 M2 트랜지스터를통해입력샘플링스위치 M8 및 M9에인가된다. 이때 M8 및 M9의소스노드의전압은 VIN이되며게이트전압은 VDD-VSS+VIN이되어, 입력신호에관계없이게이트-소스전압은 VDD-VSS가되므로입력신호에독립적인온-저항을갖는다. 제안하는 SHA 회로는 12비트이상의해상도를얻기위해이득-부스팅구조가적용된 2단증폭기를사용하여 80dB 수준의높은전압이득을얻었으며, Miller 주파수보상기법을사용하여 72도의안정적인위상여유를만족하도록설계하였다. 한편, 소면적저전력 SHA 를구현하기위해 2개의커패시터를사용하는 flip-around 구조를적용하였다. 2. 미세나노공정에최적화된이득-부스팅기반의 2단증폭기및전류부정합최소화를위한캐스코드전류반복기파이프라인 ADC에서입력단 SHA 및첫번째단의 MDAC은성능에가장큰제약을주는블록으로써전체 ADC의성능향상을위해이회로들의신호정착오류, 비선형성및잡음성분등을최소화하여야한다. 제안하는 ADC의입력단 SHA 및 MDAC에는신호정착오류및잡음성분등을최소화하고 12비트수준의고해상도를얻기위해높은전압이득과빠른동작속도및충분한위상여유를가지는고성능증폭기가필수적으로요구된다. 특히첫번째단 MDAC의경우신호정착오류가요구되는해상도의 1/4LSB 이내가되기위해서는약 84dB 이상의높은전압이득이필요하며, 1.1V의낮은전원전압에서 1.0V P-P 의신호범위를적절히처리해야한다. 제안하는 ADC는코너조건및온도, 전원전압의변화에서도충분한신호범위, 높은전압이득과동작속도를만족시키기위해그림 3과같이이득-부스팅 그림 3. MDAC1에사용된저전력이득-부스팅기반의 2 단증폭기 Fig. 3. Low-power gain-boosted two-stage op-amp in the MDAC1. 기법기반의 2단증폭기를사용하였다. 첫번째단은이득-부스팅기법이적용된 folded-cascode 증폭기를사용하였으며두번째단은 common-source 증폭기를사용하여 90dB 수준의높은전압이득과 1.1V의낮은전원전압에서도 1.0V P-P 의신호처리를위한충분한신호스윙범위를확보하였다. 한편, 이득-부스팅증폭기는그림 4와같이높은전압이득을얻기위해 folded-cascode 증폭기를사용하였으며, 전압이득은 30dB이고위상여유는 55도수준이다. 전체증폭기의정착성능을최적화하기위해이득- 부스팅증폭기의 unit gain frequency 는 2단증폭기의두번째 pole 부근에형성되어야하며 [17], 본설계에서는이를최적화한결과, 이득-부스팅증폭기의전력소모는 2단증폭기전력소모의약 1/6 수준으로설계되었다. 추가로 NMOS단이득-부스팅증폭기의경우 PMOS 입력의 folded-cascode 증폭기를사용하였다. 높은전압이득을얻기위하여다단증폭기를사용할경우신호의안정적인정착을위해적절한주파수보상기법이요구되며, 많이사용되고있는주파수보상기법 그림 4. PMOS 캐스코드단에사용된이득-부스팅증폭 기 (GBP) Fig. 4. Gain-boosted amp for PMOS cascode side (GBP). (1753)

5 126 45nm CMOS 공정기술에최적화된저전압용이득 - 부스팅증폭기기반의 1.1V 12b 100MS/s 0.43mm 2 ADC 안태지외 으로는캐스코드주파수보상기법과 Miller 주파수보상기법이있다. 캐스코드주파수보상기법은동일한전류를사용하였을때 Miller 주파수보상기법보다더높은위상여유를가지지만 zero의위치가 Miller 주파수보상기법을사용하였을때보다낮은위치에존재한다. 따라서넓은대역폭이요구되는본 ADC의 SHA는 Miller 주파수보상기법및 nulling 저항을사용하여안정적으로동작하도록하였으며, feedback factor가 SHA 에비해상대적으로매우작은 MDAC의경우에는캐스코드주파수보상기법을적용하여안정적인출력신호를얻는동시에전력을최소화하도록하였다 [3]. 한편, 최근수십 nm 단위의선폭을가지는 CMOS 공정이활발하게사용됨에따라채널길이변조현상이문제시되고있으며, 특히전류반복기로구성된증폭기바이어스회로에서발생하는짧은채널효과에의한출력임피던스변화가증폭기성능저하의주된요인중의하나이다. 제안하는 ADC는이러한문제를해결하기위해증폭기를직접구동하는바이어스회로의트랜지스터를증폭기와동일한채널길이및단위폭의정수배가되도록소자의폭을레이아웃함으로써소자간의부정합에의한오프셋및전류부정합을최소화하였다. 또한그림 4와같이캐스코드기반의전류반복기를사용하여전류를공급해주는트랜지스터와공급받는트랜지스터의게이트와드레인전압을각각일정하게유지하여, 공급전원전압의변화에대한전류부정합현상및채널길이변조현상의영향을최소화하도록설계하였다 [15]. 3. 고해상도 ADC 구현을위한온-칩기준전류및전압회로제안하는 ADC가 100MS/s 의동작속도와 12비트수준의해상도를안정적으로얻기위해서는온도및전원전압의변화에독립적인기준전류및전압회로가필수적이다. 특히증폭기에공급되는바이어스전류가불안정하게되면증폭기의전압이득및대역폭에영향을주게되어전체 ADC의성능이제한된다. 그림 5는 12비트해상도및 100MS/s 의고속에서도안정적으로동작하는기준전류및전압회로이며, 다양한 SoC에응용이가능하도록온-칩으로집적하였다. 제안하는 ADC의기준전압은 100MS/s의고속으로동작하는스위치를통하여 MDAC과 FLASH 회로블록으로각각공급된다. 이때빠른스위칭동작으로인하여순간적으로채널전하가충전및방전을반복함에따라기준전압출력노 그림 5. 제안하는 ADC의온-칩기준전류및전압회 로 Fig. 5. On-chip I/V reference in the proposed ADC. 드에고주파스위칭잡음과글리치가발생하여 12비트수준의기준전압을공급하기가어렵다. 따라서제안하는 ADC는그림 5의점선으로표시된부분과같이칩내부에 90ohm 및 20pF으로이루어진온-칩 RC 필터와칩외부에 0.1uF 수준의추가적인바이패스-커패시터를동시에연결함으로써스위치의충전및방전에의한잡음및글리치문제를해결하여안정적인기준전압을공급하도록하였다 [18~19]. 한편, 디지털 external reference (=EXTRF) 신호를두어다양한시스템응용에따라필요시외부에서다른기준전압값을인가할수있도록하였다. Ⅳ. 시제품 ADC 제작및성능측정 제안하는 12비트 100MS/s 시제품 ADC는 45nm CMOS 공정을사용하여제작되었으며, 1.1V의단일전원전압을사용하였다. 시제품 ADC의전체칩사진은그림 6과같고, 전체 ADC를구성하는각회로블록의 그림 6. 제안하는 12비트 100MS/s 45nm CMOS ADC 시 제품칩사진 (0.89mm 0.48mm) Fig. 6. Die photo of the proposed 12b 100MS/s 45nm CMOS prototype ADC (0.89mm 0.48mm). (1754)

6 2013 년 7 월전자공학회논문지제 50 권제 7 호 127 Journal of The Institute of Electronics Engineers of Korea Vol. 50, NO. 7, July 2013 그림 7. 시제품 ADC의측정된 DNL 및 INL Fig. 7. Measured DNL and INL of the prototype ADC. (a) 그림 8. 시제품 ADC의측정된 FFT 스펙트럼 (1/4 fs 다 운샘플 ) Fig. 8. Measured FFT spectrum of the proposed ADC (1/4 fs down sampled). 공간이외의유휴공간에는 100pF 수준의 MOS decoupling 커패시터를온-칩으로집적하여각회로블록간의간섭, EMI 문제, 전원전압및고속동작에서의잡음을최소화하였다. 시제품 ADC의전체칩면적은 0.43mm 2 이며, 1.1V 의낮은전원전압조건에서 100MS/s 의샘플링속도로동작할때 29.8mW 의전력을소모한다. 시제품 ADC의측정된 differential non-linearity (DNL) 및 integral non-linearity (INL) 는그림 7과같이 12비트해상도에서각각최대 0.88LSB, 1.46LSB 수준을보인다. 그림 8은상기의전원전압조건및 100MS/s 샘플링속도에서 4MHz 입력주파수가인가되었을때의신호스펙트럼을나타낸다. 디지털출력은측정시고속동작으로인해측정기판에서발생하는잡음의영향을최소화하기위해서 ADC 내부의온-칩분주기를통해 100MS/s 의동작속도를 1/4로다운샘플링하여출력한다. 그림 9는제안하는시제품 ADC의측정된동적성능 (b) 그림 9. 시제품 ADC의측정된동적성능 : (a) 샘플링 및 (b) 입력주파수에따른 SFDR 및 SNDR Fig. 9. Measured SFDR and SNDR performance of the prototype ADC versus (a) fs and (b) fin. 을보여준다. 그림 9(a) 는 ADC의동작속도를 10MS/s 에서 100MS/s까지증가시킬때, 4MHz의차동입력주파수에서측정된 signal-to-noise-and-distortion ratio (SNDR) 및 spurious-free dynamic range (SFDR) 의성능변화를나타낸다. 동작속도가 100MS/s 까지증가하는동안측정된시제품 ADC의차동입력에대한 SNDR과 SFDR은각각 61.0dB, 74.9dB 이상을유지한다. 그림 9(b) 는 100MS/s의동작속도에서입력주파수를증가시킬때의 SNDR과 SFDR을나타낸다. 입력신호를 Nyquist 주파수까지증가시킬때, 측정된 SNDR 과SFDR은각각 56.7dB, 70.2dB 이상의수준을유지한다. 표 1은제안하는시제품 ADC의성능측정결과를요약하였으며, 표 2에는최근발표된 12비트해상도에서 100MS/s 이상의속도로동작하는유사사양의 ADC와비교하였다. 전력소모대비동적성능을평가하는방법인 figure of merits (FoM) 은식 (1) 과같이전력소모와동작속도및 effective number of bits (ENOB) 로정의되며, 이때제안하는 ADC의 FoM은 (1755)

7 128 45nm CMOS 공정기술에최적화된저전압용이득 - 부스팅증폭기기반의 1.1V 12b 100MS/s 0.43mm 2 ADC 안태지외 표 1. 시제품 ADC 성능요약 Table 1. Performance summary of the prototype ADC. 표 2. 최근발표된 12 비트 100MS/s 수준의 ADC 비교 Table 2. Performance comparison of recently reported 12b 100MS/s ADCs. 0.33pJ/conv. 로기존에발표된유사사양의 ADC와비교하여경쟁력있는값을나타낸다. 제안하는 ADC는 1.1V의낮은전원전압및 45nm의미세나노공정으로인한제약사항을극복하여높은성능을얻었으며, 동시에면적및전력소모를최소화하였다. 이에따라전력소모및면적면에서유사사양의 ADC에비해경쟁력이있음을확인할수있다. Power FoM fs ENOB Ⅴ. 결론 (1) 본논문에서는고속디지털통신망, 초음파영상등의다양한 AFE에응용이가능한저전력의 12비트 100MS/s 45nm CMOS ADC를제안하며, 다음과같은최적의설계기법을적용하여미세나노공정에서발생하는제약사항을극복함으로써요구되는성능을만족하였다. 첫째, 제안하는 ADC는고해상도와높은동작속도를얻으면서저전력및소면적을동시에만족하기위해각단에서 3b-4b-4b-4b을결정하는 4단파이프라인구조로설계하였다. 둘째, 입력단 SHA의샘플링스위치에는 Nyquist 입력주파수이상의입력신호에서도 12비트이상의선형성을유지하기위해게이트-부트스트래핑회로를사용하였다. 셋째, 미세나노 CMOS 공정에서출력임피던스가낮아지는제약사항을극복하기위해 SHA 및 MDAC의증폭기에는이득-부스팅기법을적용하여요구되는수준의이득을얻었으며넓은대역폭과신호의안정적인정착을위하여캐스코드및 Miller 주파수보상기법을선택적으로사용하였다. 넷째, 전류를공급해주는트랜지스터와공급받는트랜지스터의노드전압을일정하게하여전원전압의변화에대한전류부정합현상을최소화하였으며, 레이아웃시소자의부정합을최소화하기위하여전류반복기및증폭기의단위넓이를통일하여레이아웃하였다. 제안하는설계기법을적용하여구현한시제품 ADC 는 45nm CMOS 공정으로제작되었으며, 칩면적은 0.43mm 2 를차지한다. 측정된 DNL 및 INL은각각최대 0.88LSB, 1.46LSB 수준을나타내며, 100MS/s의동작속도에서 4MHz 입력신호를인가하여측정된 SNDR 및 SFDR은각각 61.0dB 및 74.9dB 이다. 전력소모는 1.1V 전원전압및최대동작속도인 100MS/s에서 29.8mW 이다. REFERENCES [1] B. W. Koo, et al., A Single Amplifier-Based 12-bit 100MS/s 1V 19mW 0.13um CMOS ADC with Various Power and Area Minimized Circuit Techniques, IEICE Trans. on Electronics, vol. E94-C, no. 8, pp , Aug [2] C. Jack, B. Lane, and H. S. Lee, A zero-crossing based 12b 100MS/s pipeline ADC with decision boundary gap estimation calibration, in Symp. VLSI Circuits Dig. Tech. Papers, pp , June [3] Y. J. Kim, et al., A 0.31pJ/conversion-step 12-bit 100MS/s 0.13um CMOS A/D converter for 3G communication system, IEICE Trans. on Electronics, vol. E92-C, no. 9, pp , Sept [4] T. Ito, et al., 55mW 1.2V 12-bit 100-MSps pipelined ADCs for wireless receivers, in Proc. Eur. Solid-State Circuits Conf., pp , (1756)

8 2013 년 7 월전자공학회논문지제 50 권제 7 호 129 Journal of The Institute of Electronics Engineers of Korea Vol. 50, NO. 7, July 2013 Sept [5] A. Loloee, et al., A 12b 80MSps Pipelined ADC Core with 190mW Consumption from 3V in 0.18um Digital CMOS, in Proc. European Solid-state Circuits Conference, pp , Sept [6] Yan Zhu, et al., A 10-bit 100-MS/s reference-free SAR ADC in 90 nm CMOS, IEEE J. Solid-State Circuits, vol. 45, no. 6, pp , June [7] Chun C. Lee, and Michael P. Flynn, A SAR-assisted two-stage pipeline ADC, IEEE J. Solid-State Circuits, vol. 46, no. 4, pp , Apr [8] Yen-Chung Huang, and Tai-Cheng Lee, A 0.02-mm 2 9-bit 50-MS/s cyclic ADC in 90-nm digital CMOS technology, IEEE J. Solid-State Circuits, vol. 45, no. 3, pp , Mar [9] D. Y. Chang et al., A 1.2V programmable ADC for a multi-mode transceiver in 0.13um CMOS, in Proc. EuMIC, pp , Oct [10] C. Myers, et al., Low voltage high-snr pipeline data converters, in Proc. NEWCAS, pp , June [11] Y. J. Kim, et al., A 9.43-ENOB 160MS/s 1.2V 65nm CMOS ADC based on multi-stage amplifiers, in Proc. CICC, pp , Sept [12] R. Eschauzier, and J. Huijsing, Frequency compensation technique for low-power operational amplifiers, Kluwer Academic Publisher, pp , [13] K. W. Hsuch, et al., A 1V 11b 200MS/s pipelined ADC with digital background calibration in 65nm CMOS, in ISSCC Dig. Tech Papers, pp , Feb [14] S. Devarajan, et al., A 16-bit, 125MS/s, 385mW, 78.7dB SNR CMOS pipeline ADC, IEEE J. Solid-State Circuits, vol. 44, no. 12, pp , Dec [15] T. J. An, et al., 10b 150MS/s 0.4mm 2 45nm CMOS ADC Based on Process-Insensitive Amplifiers, Proc. ISCAS, pp , May [16] 이동석, 이명환, 권이기, 이승훈, 3G 통신시스템 응용을위한 0.31pJ/conv-step의 13비트 100MS/s 0.13um CMOS A/D 변환기, 대한전자공학회논 문지, 제46권, SD편, 제3호, pp.75-85, 2009년 3월. [17] Mohammad M. Ahmadi, A New Modeling and Optimization of Gain-Boosted Cascode Amplifier for High-Speed and Low-Voltage Applications, IEEE Transactions on Circuit and Systems II, vol. 53, no. 3, pp , Mar [18] Y. J. Cho, et al., An 8b 220MS/s 0.25um CMOS pipeline ADC with on-chip RC-filter based voltage references, in Proc. Asia-Pacific Advanced System Integrated Circuits conf., pp , Aug [19] 한재열, 김영주, 이승훈, 고화질영상시스템응용 을위한 12비트 130MS/s 108mW 1.8mm um CMOS A/D 변환기, 대한전자공학회논문지, 제 45권, SD편, 제3호, pp.77-85, 2008년 3월. [20] R. Wang, et al., A 12-bit 110MS/s 4-stage Single-Opamp Pipelined SAR ADC with Ratio-Based GEC Technique, in Proc. European Solid-state Circuits Conference, pp , Sept [21] T. N. Anderson, et al., A cost-efficient high-speed 12-bit pipeline ADC in 0.18-um digital CMOS, IEEE J. Solid-State Circuits, vol. 40, no. 7, pp , July [22] H. C. Choi, et al., A 52mW 0.56mm 2 1.2V 12b 120MS/s SHA-free dual-channel Nyquist ADC based on mid-code calibration, in Proc. ISCAS, pp. 9-12, May [23] S. M. Yoo, et al., A 3.0V 12b 120 MSample/s CMOS pipeline ADC, in Proc. ISCAS, pp , May (1757)

9 130 45nm CMOS 공정기술에최적화된저전압용이득 - 부스팅증폭기기반의 1.1V 12b 100MS/s 0.43mm 2 ADC 안태지외 저자소개 안태지 ( 정회원 ) 2007 년서울시립대학교전자전기컴퓨터공학부학사 년 ~2011 년룩센테크놀러지 2011 년 ~ 현재서강대학교전자공학과석사과정. < 주관심분야 : 고속고해상도데이터변환기 (A/D, D/A) 설계, 파워 IC 설계등 > 노지현 ( 정회원 ) 2012 년연세대학교전기및전자공학과석사 년 ~2000 년삼성전자 년 ~ 현재삼성탈레스. < 주관심분야 : 전자전시스템 > 박준상 ( 정회원 ) 2012 년서강대학교전자공학과학사 년 ~ 현재서강대학교전자공학과석사과정. < 주관심분야 : 고속고해상도데이터변환기 (A/D, D/A) 설계, 파워 IC 설계등 > 이문교 ( 정회원 ) 2001 년동국대학교전자공학과석사 년동국대학교전자공학과박사 년 ~ 현재삼성탈레스. < 주관심분야 : 레이더 / 전자전시스템, 영상라디오미터 > 나선필 ( 정회원 ) 1987 년충남대학교계산통계학과석사 년 ~ 현재국방과학연구소. < 주관심분야 : 전자전시스템 > 이승훈 ( 평생회원 ) 1984 년서울대학교전자공학과학사 년서울대학교전자공학과석사 년미 Illinois 대 (Urbana- Champaign) 공학박사 년 ~1990 년미 Coordinated Science Lab (Urbana) 연구원 년 ~1993 년미 Analog Devices 책임연구원 년 ~ 현재서강대학교전자공학과교수. < 주관심분야 : 집적회로설계, 데이터변환기 (A/D, D/A) 설계등 > (1758)