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현영 근
6 years ago
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1 Journal of the Korea Academia-Industrial cooperation Society Vol. 12, No. 6 pp , 2011 DOI : /KAIS DC 정합회로를갖는능동 Replica LDO 레귤레이터 유인호 1, 방준호 1*, 유재영 2 1 전북대학교 IT 응용시스템공학과 A Active Replica LDO Regulator with DC Matching Circuit In-Ho Ryu 1, Jun-Ho Bang 1* and Jae-Young Yu 2 1 Dept. of IT Applied System Engineering 요약본논문에서는 DC 정합회로를갖는능동 Replica LDO 레귤레이터에대하여나타내었다. Replica단과출력단의 DC전압을정합하기위하여 DC정합회로를설계하였다. 능동 Replica LDO 레귤레이터의 PSR특성은일반적인레귤레이터보다큰값을가질수있다. 설계된 DC정합회로는 Replica 레귤레이터에서발생할수있는단점을줄여준다. 또한전체회로를능동회로로설계함으로써칩면적을줄이고수동저항을사용할때발생하는열잡음을제거할수있다. 0.35um CMOS 파라미터를사용하여 HSPICE 시뮬레이션한결과, DC정합회로를이용하여설계된레귤레이터의 PSR특성은 -28dB@10Hz로써 DC정합회로를사용하지않는일반적인레귤레이터의 -17dB@10Hz보다개선될수있음을확인하였다. 레귤레이터의 DC출력전압은 3V이다. Abstract In this paper, an active replica Low-dropout(LDO) regulator with DC voltage matching circuit is presented. In order to match the voltage between replica and output of regulator, DC voltage matching circuit is designed. The active replica low dropout regulator has higher Power Supply Rejection(PSR) than that of conventional regulator. The designed DC voltage matching circuit can reduce the drawback that may be occurred in replica regulator. And using fully active element in regulator can reduce the chip area and heat noise with resistor. As results of HSPICE simulation with 0.35um CMOS parameter, the designed active replica LDO regulator achieves Power Supply Rejection, -28@10Hz better than -17@10Hz of conventional replica regulator without DC matching circuit. And the output voltage is 3V. Key Words : LDO Regulator, Replica Regulator, PSRR, DC matching 1. 서론 집적회로의저전압저전력화와더불어고품질의 DC 전압을발생, 변환및활용하기위한연구가활발하게진행되고있다 [1]. 전력공급장치로부터발생한전압은변환효율이좋은 DC-DC 변환기를통하여필요로하는전압으로공급될수있다. LDO(Low dropout) 레귤레이터는입출력전압차를줄이고안정된고효율 DC-DC 변환회로를구현할수있어집적회로에서많이사용되고있다 [2]. LDO레귤레이터가일정한출력전압을발생할수있도록구동할때, 집적회로에서발생할수있는다양한환경변수들에의하여출력구동전압의변형을최소화하도록 설계된다 [3-5]. LDO레귤레이터가잡음이많이포함된불안정한전력공급전원을안정된동작전원으로변환시키기위하여중요하게고려되어야할특성중의하나가공급전원잡음에대한제거율 (PSRR) 특성이다 [4]. 최근연구되고있는무선전력통신시스템을구성하는수신단의집적회로의경우무선전송된 AC전압을정류한후양질의 DC전압으로변환할때레귤레이터가사용된다. 이때, AC-DC정류기로부터 1차적으로정류되지만 AC잡음을포함하고있으면서완전정류되지않는 DC전압을양질의 DC공급전압으로변환시키기위하여높은 PSRR 특성을갖는레귤레이터가사용되어야한다. PSRR 특성을개선하기위한방법이많이연구되었다. * 교신저자 : 방준호 (jhbang@jbnu.ac.kr) 접수일 11 년 04 월 27 일수정일 11 년 06 월 08 일게재확정일 11 년 06 월 09 일 2729

2 한국산학기술학회논문지제 12 권제 6 호, 2011 논문 [6] 에서는레귤레이터부하캐패시터 를큰값으로조절하는방법이있는데이경우, 부하캐패시터 과큰부하전류공급을위하여패스트랜지스터 (PT) 가커지면이때 PT에서발생하는캐패시터에의하여저주파에서근접한두개의극점이발생하여위상마진이나쁘게되고안정성에도문제가생긴다. 이때, 두극점 P1과 P2의간격을넓혀위상마진을충분히확보하기위한방법으로 Miller RC 보상법을사용하고있다. 이경우잡음제거율을좋게하기위해서, 부하캐패시터 을증가시켜야한다. 이경우 SOC제작을위해서는 크기는제한되어지므로이방법도한계가있다. 이러한점을보완하기위한또다른방법으로 Replica회로를이용한방법이있다. 이방법은에러증폭기와출력의 PT 사이에, 출력단과같은크기의유사출력단을형성하여주는것인데이방법으로 LDO레귤레이터의동작속도를개선하고 PSRR특성을개선할수있다. 그러나이경우출력단과유사출력단간의 DC전압의정합을필요로한다. 본논문에서는 Replica LDO레귤레이터를통하여 PSRR특성을개선할수있는방법에대하여논하고 Replica LDO 레귤레이터를설계하고출력단의 DC정합을위하여새로운 DC정합회로를설계하였다. 또한 Replica LDO레귤레이터를완전집적회로제작하기위하여일반적인 LDO레귤레이터에서사용하는수동저항을 MOS 트랜지스터를이용한능동저항으로대체함으로써회로의크기및소비전력을줄일수있도록하였다. 2장에서 Replica LDO레귤레이터의구조에대해나타내고, 3 장에서는제안된 DC정합회로를갖는능동 Replica LDO 레귤레이터에대하여나타내었다. 그림 1은수동저항출력단을갖는일반적인 LDO레귤레이터를나타낸것이다. LDO레귤레이터의입출력특성을나타내는 VDD에대한 Vout 전압방정식을구해보면식 (1) 과같다 [7]. 은 과 의대표저항이고 은 PT의드레인컨덕턴스이다. 또한 와 는에러증폭기의 DC 이득및극점이며, 와 는출력단의 DC 이득및극점을각각나타내고있다. 또한각극점및이득의관계를식 (2) 와같이정리할수있다. (1) (2) 이때 [7] 에서언급된바와같이충분한 PSRR특성과위상마진을확보하기위하여레귤레이터의출력단에서발생하는극점 이전체레귤레이터의우성극점이되어야한다. 그리고이러한조건을만족하기위해서 이커야한다는것을알수있다. 그러나한정된면적을갖는집적회로상에서 의값을크게하여 PSRR와위상마진을확보하기에는한계가있다. 2. Replica LDO 레귤레이터 [ 그림 2] 수동저항출력단을갖는 Replica LDO 레귤레이터 [Fig. 2] Replica LDO Regulator for passive resistor output [ 그림 1] 수동저항출력단을갖는 LDO 레귤레이터 [Fig. 1] LDO Regulator for passive resistor output 그림 2는수동저항출력단을갖는 Replica LDO레귤레이터구조이다. 그림 1의수동저항출력단을갖는일반적인 LDO레귤레이터의출력단에 PT R 및 R1 R 와 R2 R 로구성된 Replica회로가추가로구성되었다. Replica회로는출력과같은크기및구조로설계되지만부하캐패시터는연결되지않는다. 이경우, 에러증폭기로인가되는출력의궤환신호는 Replica회로로부터얻어지는데, 결과적으로궤환동작신호후레귤레이션동작속도가개선될 2730

3 DC 정합회로를갖는능동 Replica LDO 레귤레이터 수있으며 PSRR특성이개선된다. 이때 Replica LDO 레귤레이터의입출력전압관계식은식 (3) 과같다 [7]. 로나타내었다. (3) 식 (3) 은레귤레이터의 Replica회로와출력단이완전정합되었을때얻어지는수식이며, Replica 회로가첨가됨으로인하여 와 가추가되었다. Replica LDO 레귤레이터입출력전압관계식을통하여유추할수있는중요한특성은전원잡음함수가그 DC값을초과하지않게하기위해서극점값은적어도영점값의아래에위치해야한다 [7]. 즉, 충분한 PSRR특성을유지하기위해서는식 (4) 의조건을만족해야한다. (4) 이때, 수동저항출력단을갖는 LDO레귤레이터의경우얻어진식 (2) 와 Replica LDO레귤레이터에서얻어진식 (4) 를비교하였을때, Replica LDO레귤레이터의경우 을 배만큼감소시킬수있게된다. 이 러한결과로부터, Replica LDO레귤레이터를사용할경우, 을적은값으로유지하면서 PSRR값을향상시킬수있다는것을알수있다. 그러나, 이러한특성이얻어지는전제조건은 Replica LDO레귤레이터의 Replica회로와출력단이완전정합되었을때를가정으로한것이므로 Replica LDO레귤레이터설계시에 Replica 출력단과실제출력단의 DC정합이매우중요하다. [ 그림 3] DC 정합회로를갖는 Replica LDO 레귤레이터 [Fig. 3] Replica LDO Regulator for DC matching circuit 그림 3에연결된 DC정합회로에의하여출력단의파워트랜지스터 PT과 Replica단의파워트랜지스터 PT R 의드레인단자의 DC 전압이일정한값으로유지될수있다. 본논문에서설계한 DC정합회로를갖는능동 Replica LDO 레귤레이터의전체회로를그림 4에보였다. 3. DC 정합회로를갖는능동 Replica LDO 레귤레이터설계및 Simulation 결과및분석 3.1 능동 Replica LDO 레귤레이터설계 이절에서는 Replica LDO 레귤레이터를설계하고출력단의 DC정합을위하여새로운 DC 정합회로를제안하였다. 또한 Replica LDO레귤레이터를완전집적회로제작하기위하여일반적인 LDO레귤레이터에서사용하는수동저항을 MOS 트랜지스터를이용한능동저항으로대체함으로써회로의크기및소비전력을줄이는효과를얻도록하였다. 그림 2의수동저항출력단을갖는 Replica LDO레귤레이터에 DC정합회로를연결하여구성한회로를그림 3으 [ 그림 4] DC 정합회로를갖는능동 Replica LDO 레귤레이터 [Fig. 4] Replica LDO Regulator for DC matching circuit M1~M9로구성된에러증폭기는 NMOS입력단을갖는차동증폭기로구조이며출력저항을높여전압이득을증가시키기위하여캐스코드단으로설계하였다. 파워트랜지스터 PT과 M1 L, M2 L 로구성된부분이출력단이며 PT R 과 M1 R, M2 R 로구성된회로가 Replica단이다. DC정합회로는 M10~M16까지트랜지스터로구성하였다. 출력단의 PT과 Replica단의 PT R 의드레인단의 DC전압이같은값을유지할경우, 정합회로의출력인 M13의드레인전압도항상일정한값을유지한다. 하지만출력단의 PT과 Replica단의 PT R 의드레인단의 DC전압이차이를발생하기시작하면, M14와 M15의게이트단자에서이값을검출하고이차이값에비례하여변하게되는 M

4 한국산학기술학회논문지제 12 권제 6 호, 2011 값의드레인전압이 M10과 M11의게이트에인가되어출력단의 PT과 Replica단의 PT R 의드레인단의 DC전압이제어된다. 이러한부궤환동작은출력단의 PT과 Replica단의 PT R 의드레인단의 DC전압차이가 0이될때까지계속된다. 3.2 능동 Replica LDO 레귤레이터시뮬레이션결과및분석설계한그림 4의 DC정합회로를갖는능동 Replica LDO 레귤레이터의특성을 HSPICE로시뮬레이션하였다. [ 그림 7] 설계된능동 Replica LDO 레귤레이터의 Load [Fig. 7] Designed of Active Replica LDO Regulator Load 그림 6은입력전압을 3 5V로선형적으로증가시켰을때출력전압의변화율인 Line 을시뮬레이션한결과이이며그림 7은 Load 특성을시뮬레이션한결과이다. Settling Time에대한시뮬레이션결과는그림 8과같이 120uS으로확인할수있었다. [ 그림 5] 설계된능동 Replica LDO 레귤레이터의 DC 출력 [Fig. 5] Designed of Active Replica LDO Regulator DC output 그림 5는입력전압을 2 5V까지가변하였을때출력특성이다. 출력특성은 V T 값을 1V에서 1.15V까지변환하였을때, 각각 3V에서 3.12V까지각각일정한값을유지하면서제어될수있음을확인하였다. [ 그림 8] 설계된능동 Replica LDO 레귤레이터의 Settling Time [Fig. 8] Designed of Active Replica LDO Regulator Settling Time [ 그림 6] 설계된능동 Replica LDO 레귤레이터의 Line [Fig. 6] Designed of Active Replica LDO Regulator Line 그리고설계한 DC정합회로를갖는능동 Replica LDO 레귤레이터의 PSRR 특성을조사하기위하여정합회로가없는 Replica LDO 레귤레이터의 PSRR특성과비교분석하였다. 2732

5 DC 정합회로를갖는능동 Replica LDO 레귤레이터 [ 그림 9] 설계된능동 Replica LDO 레귤레이터의 PSRR ( 정합회로없는 Replica 레귤레이터와의비교 ) [Fig. 9] Designed of Active Replica LDO Regulator PSRR (Without DC matching Replica Regulator comparison) 그림 9의결과에서보는것과같이결과, DC정합회로를갖는능동 Replica LDO 레귤레이터의 PSRR은 -28dB@ 10Hz로서정합되지않는레귤레이터의 -17dB@10Hz와비교하였을때향상된특성을나타내었다. 설계된 DC정합회로를갖는능동 Replica LDO 레귤레이터의시뮬레이션결과를표 1과같이정리하였다. [ 표 1] 설계된능동 Replica LDO 레귤레이터의 Simulation 결과 [Table 1] Designed of Active Replica LDO Regulator simulation result Parameter Simulation Results Technology 0.35μm Input Voltage 5 [V] Drop Output 180~200 [mv] OUT Voltage 3~3.12[V] PSRR -28dB@10Hz Line 2.75 % Load 0.07V/100uA Setting time 120uS 4. 결론 Replica LDO 레귤레이터는일반적인 LDO 레귤레이터에비하여 PSRR 특성과회로의안정성을확보할수있지만이를보장하기위해서 Replica단과출력단의 DC 전압이같은값으로정합되어야한다. 본논문에서는 PSRR 특성을향상하며 DC정합을가능하도록하기위하 여 DC정합회로를갖는능동 Replica LDO 레귤레이터를설계하였다. 능동 Replica LDO 레귤레이터의 Replica단과출력단에서발생할수있는부정합을 DC정합회로를통하여부궤환시킴으로써항상일정한전압으로정합되도록하였다. 설계된능동 Replica LDO 레귤레이터의시뮬레이션결과 5V의입력전압에서 3V에서 3.12V의출력전압을얻었으며, PSRR은 -28dB@10Hz로서정합되지않는레귤레이터의 -17dB@10Hz와비교하였을때향상된특성을나타내었다. 또한수동 Replica LDO레귤레이터의수동저항을트랜지스터다이오드로변환하여회로전체를모두능동회로로설계하였다. 이것은레귤레이터회로의칩면적을더욱감소시킬수있고수동저항에서나타날수있는열잡음등의영향을최소화함으로써 LDO레귤레이터를소형집적회로에활용도를높히도록할수있다. References [1] Hoi Lee "A Design of Low-Power Analog Drivers Based on Slew-Rate Enhancement Circuits for CMOS Low-Dropout Regulators", IEEE. J. Solid-state Circuit, [2] Al-Shyoukh, Lee, Perez, "A Transient-Enhanced Low- Quiescent Current Low-Dropout Regulator", IEEE JSSC, [3] Bang S.Lee, "Technical Review of LDO Voltage Regulator Operation and Performance" Texas Instrument, SLVA072 Aug [4] s.k. Lau, "A Low-Dropout Regulator for SoC With Q-Reduction" IEEE J.Solid-state Circuit, [5] P. Hazucha, T. Karnil, A. Bloechel, C. Parson, "Area-Efecient Linear Regulator With Ultra Fast Load," IEEE.J. Solid-State Circuit, Vol.40, No4, April, [6] Carvajal, J. "The Dlipped Voltage Follower a useful cell for Low-Power Circuit Design" IEEE Trans. Circuits and System [7] Thomas, "A GHz Clock Generator With High-Bandwidth Supply-Rejection Using a Regulated -Replica Regulator in 45-nm CMOS. IEEE j. Solid Circuit,

한국산학기술학회논문지제 12 권제 6 호, 2011 유인호 (In-Ho Ryu) [ 정회원 ] 1984 년 : 원광대학교전기공학과졸업 1986 년

응용시스템공학과교수 < 관심분야 > 자동제어, 회로설계, 공장자동화제어 방준호 (Jun-Ho Bang) [ 정회원 ] 1989 년 :

년 ~ 현재 : 전북대학교 IT 응용시스템공학과교수 < 관심분야 > 아날로그집적회로설계, 통신용필터설계 유재영 (Jae-Young Yu) [ 준회원

6 한국산학기술학회논문지제 12 권제 6 호, 2011 유인호 (In-Ho Ryu) [ 정회원 ] 1984 년 : 원광대학교전기공학과졸업 1986 년 : 건국대학원전기공학과졸업 ( 석사 ) 1999 년 : 원광대학원전기공학과졸업 ( 박사 ) 1993 년 ~ 현재 : 전북대학교 IT 응용시스템공학과교수 < 관심분야 > 자동제어, 회로설계, 공장자동화제어 방준호 (Jun-Ho Bang) [ 정회원 ] 1989 년 : 전북대학교전기공학과졸업 1991 년 : 전북대학교대학원전기공학과졸업 ( 석사 ) 1996 년 : 전북대학교대학원전기공학과졸업 ( 공박 ) 1998 년 ~ 현재 : 전북대학교 IT 응용시스템공학과교수 < 관심분야 > 아날로그집적회로설계, 통신용필터설계 유재영 (Jae-Young Yu) [ 준회원 ] 2009 년 : 군산대학교전기전자제어공학과졸업 2010 년 ~ 현재 : 전북대학교 IT 응용시스템공학과재학 ( 석사 ) < 관심분야 > 아날로그집적회로설계, 통신용필터설계 2734

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