전자통신동향분석제 23 권제 6 호 2008 년 12 월 저전력아날로그회로기술 Low-Power Analog Circuit Design IT- 에너지융합부품소재특집 전영득 (Y.D. Jeon) 조민형 (M.H. Cho) 이희동 (H.D. Lee) 권종기 (J.K. Kw

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진태 배
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1 저전력아날로그회로기술 Low-Power Analog Circuit Design IT- 에너지융합부품소재특집 전영득 (Y.D. Jeon) 조민형 (M.H. Cho) 이희동 (H.D. Lee) 권종기 (J.K. Kwon) 김종대 (J.D. Kim) 아날로그신호처리팀선임연구원아날로그신호처리팀선임연구원아날로그신호처리팀선임연구원아날로그신호처리팀팀장 NT융합부품연구부부장 목차 Ⅰ. 서론 Ⅱ. 저전압회로기술 Ⅲ. 아날로그회로기술동향 Ⅳ. 저전압아날로그특허동향 Ⅴ. 결론 CMOS 공정의가속적인스케일링에의해 CMOS 기술은종래의마이크론기술에서나노기술로변해가고있다. 이러한반도체소자및제작기술에따른온도와공정의변화에매우민감한부분인아날로그회로는설계초기단계에서중요한요소들 ( 이득, 누설전류, 잡음및부정합등 ) 을재검토할필요가있다. 또한, 나노 CMOS 공정을사용한 1.0 V 이하의저전압동작에서는아날로그신호의동적영역확보가어렵고잡음이증가하므로새로운패러다임을적용한혁신적인아날로그회로기술개발이필요한실정이다. 이에따라, 본고에서는그린기술 (green technology) 의한요소로서, 나노 CMOS 공정기술을이용한 1.0 V 이하전원전압의저전력아날로그회로기술동향과관련특허동향에대해서살펴보고자한다. 81

I. 서론 광대역화및모바일컨버전스에발맞춘다양한정보통신서비스의요구와이에따른시스템의다기능화추세를만족시키기위한부품기술로서의 CMOS 는이제 feature size 및게이트폭이한국인평균머리카락굵기의 500분의 1 정도인 0 nm 이하의기술에의해고집적도를지향하며계속해서성능향상을하고있다.

2 I. 서론 광대역화및모바일컨버전스에발맞춘다양한정보통신서비스의요구와이에따른시스템의다기능화추세를만족시키기위한부품기술로서의 CMOS 는이제 feature size 및게이트폭이한국인평균머리카락굵기의 500분의 1 정도인 0 nm 이하의기술에의해고집적도를지향하며계속해서성능향상을하고있다. 특히, 최근마이크로프로세서기술을예로보면, 온-칩캐시메모리의증가로인해고집적화경향이더욱빨라지고있으며, 집적된트랜지스터의수는 억개에이르고있다. ( 그림 1) 에서는현재생산되고있는칩에서트랜지스터의게이트가 0 nm 이하까지내려가고있음을보이고있다. 이수치는가장단순하고작은유기생체인바이러스와비슷한크기이다. CMOS 기술은종래의마이크론기술에서이제나노기술을향해진행하고있으며, 이에따른 1.0 V 근방의전원전압에서동작하는저전압설계가매우중요한관심사가되고있다. 본고에서는저소비전력 (low power) 특성과함께신호대비잡음 (SNR) 및동작속도등을보장하기위한저전력아날로그회로설계기술의최근동향에대해기술한다. 1 Micron 0.1 Nominal feature size Gate length Nanotechnology (<0 nm) 130 nm 90 nm 65 nm 45 nm 32 nm 70 nm 50 nm 30 nm 25 nm 18 nm12 nm 22 nm Ⅱ. 저전압회로기술 0.7X every 2 years Nanometer < 자료 >: Intel ( 그림 1) 트랜지스터 Feature Size 및게이트폭스케일 [1] 종래의마이크론기술에서의전원전압 (V DD ) 의 크기는신호의동적영역과대역폭을보장하는범위에서문턱전압 (threshold voltage: V th ) 과의일정비를유지하면서트랜지스터의크기축소에따라점차선형적으로감소되어왔다. 하지만 0 nm 이하의기술에서는전원전압에대한문턱전압의선형적감소율이보장되지않기때문에이전공정기술에서보다오히려회로설계측면에서대단히열악한상태에직면하게된다 (( 그림 2) 참조 ). CMOS 제조기술이미세화되면, 얇아지는산화층두께 (T ox ) 에의해메탈연결선저항이증가하며, 문턱전압감소에따른누설전류가심각한문제로대두된다. 또한, 보다더정밀을요하면서도오히려부정확해지는마스크정의와게이트영역에서의비록극소수이지만불순물에의한부정합도새로운문제거리가된다. 웨이퍼상의공간적부정합보다는미세화된트랜지스터고유의부정합이더심각해지고있으며, 이는전류변이와문턱전압부정합 (ΔV th ) 으로나타난다. 한편, 트랜지스터가작아지면표면결함 (surface defect) 에기인된 flicker(1/f) 잡음또한 DC에서부터심지어 MHz 근방까지도열잡음 (thermal noise) 보다크게나타나게되고, 그영향이회로의 VDD(V) 1.0 Vth(V) V DD = 0.6~1.2 V L min (µm) V th = 0.25~0.35 V ( 그림 2) Deep-submicron CMOS 에서전원전압및문턱전압 [2] 1 k Tox(nm) 0 AVth (mv. µm) 1.0µ 82

3 전영득외 / 저전력아날로그회로기술 정확도에심각하게작용하게된다. 이와같이문제들은회로성능에바로그영향을미치게되므로요구되는 SNR 등을위해서는새로운개념의저전압회로기법이필요하다. SNR은소모전력과비례적관계에있기때문에저전압동작에서의전력스케일링 (power scaling) 은대단히중요한설계의기준점이된다. 디지털설계에서의소모전력은식 (1) 에서보듯이공정기술에서 C 및 V DD 값의증감에의해스케일링이비교적용이하다. P digital = (1/2) CV 2 DD f (1) 반면, 아날로그의소모전력은디지털의경우와는달리식 (2) 와같이스케일링이그리간단하지않다. P analog = 8(V DD /V swing ) ktf (SNR) (2) 따라서아날로그는전원전압, 산화층두께, 부정합파라미터 (A Vth ) 등공정에서스케일링이가능한요소들에대한고려는물론이고동적영역확보를위한저전압회로기법, 선형성확보를위한클럭및이득부스팅기법, 스위치드증폭기, 입력공통모드 (common mode) 범위및이득범위를염두에둔저잡음증폭기, auto-zero 혹은 average 기법등의매칭개선기법을적용하여설계해야한다. 약 0.3 V 정도가한계일것같은문턱전압감소에기인된누설전류문제는동적전원전압을사용하는방법도있을수있다. 1/f 잡음은트랜지스터의게이트폭과 1/L 2 eff 의비례관계에있으므로긴채널 (long channel) 선택에의해그영향을최대한줄여야한다. 저전압설계에서는전압여유 (voltage headroom) 가부족하기때문에트랜지스터의 multiple stacking 및다중채널폭의사용을가능한피하고, differential 또는 pseudo-differential 신호에의한새로운회로구조를제안하여 SNR을확보해야한다. 바이어스는전류형태로 distribution 함으로써잡음및배선에서의전압강하에의한전압변이에대처하도록해야전체회로의정확도를성취할수있다. 또한, 신호의수신끝단에는반드시필터기능을구비하도록하여작아진신호의왜곡을최대한방지해야한다. Ⅲ. 아날로그회로기술동향 CMOS 공정의미세화에따라몇가지주요아날로그회로기술에대한기술동향을살펴보고자한다. 1. 나이퀴스트 (Nyquist) 신호변환기기술동향 아날로그- 디지털변환기 (ADC) 는이름에서알수있듯이자연계에존재하는아날로그신호를잡음에둔감하고신호처리가용이한디지털신호로변환하는회로이다. ADC에는플래시 (flash) 구조, 파이프라인 (pipeline) 구조, 폴딩 (folding) 구조, 연속근사 (SAR) 구조등요구되는해상도와동작속도에최적화된다양한구조가있다 (( 그림 3) 참조 ). 그중일반적으로응용시스템에많이적용되는 8~14 비트해상도와수 MHz~ 수백 MHz 동작속도를가지는 ADC의연구동향을기술한다. ( 그림 4) 는 N단으로구성된파이프라인 ADC 구조이다. 여러개로구성된배관파이프에물이순차 V in V in ADC Resolution S/H Stage 1 Stage N-1 Stage N A/D D 1k R bits D/A Sigma- Delta Σ - SAR 2 R Flash V res Pipeline k 0k 1M M 0M 1G G Sampling Rate Async. Time Interleave ( 그림 3) 동작속도및해상도에따른 ADC 구조 ( 그림 4) 파이프라인 ADC (e.g. R=1) D=0 D=1 V in V res 83

4 적으로흐르듯이, 파이프라인 ADC는 1단에서인가된아날로그입력신호의일부분을디지털변화한후나머지아날로그신호를다음단으로전달하고, 2단은앞단에서처럼동작하며, 총 N단을순차적으로거친후완전한디지털코드로변환된다. 각단은서브-ADC, DAC, 그리고증폭기로구성되며, 특히증폭기는파이프라인 ADC의 80% 이상의아날로그전력을소모하고전원전압의감소에따라설계의제약을가장많이받는블록중하나이다. 이와같이증폭기를기반으로하는 ADC는공정이세밀화될수록저전압 / 저전력회로설계를요구하며, 동시에설계난이도가증가하는문제에직면한다. 일반적으로요구되는해상도의성능을얻기위하여증폭기의 DC 이득은식 (3) 을만족하여야한다. G DC > 6 Bit + (3) 여기서 G DC 는증폭기의 DC 이득이며, Bit는 ADC의해상도를의미한다. 예를들어 12 비트 ADC를설계하기위해 82 db 이상의 DC 이득을갖는증폭기가요구되지만, 65 nm 또는 45 nm 공정에서기존의증폭기구조를사용하여고이득을얻기가쉽지않다. 또한, ADC의성능을나타내는여러지표중대표적인것으로 SNDR이있다. 원하는신호에대하여잡음과고조파 (harmonic frequency) 성분과의비를나타내는것으로식 (4) 와같이계산된다. SNDR = Signal / (Noise + Distortion) (4) 여기서 signal은신호의크기, noise는열잡음과 1/f 잡음의합, distortion은모든고조파성분의합을의미한다. ( 그림 5) 는증폭기의출력단을간단하게나타낸것으로, 전원전압에따른출력신호의크기를볼수있다 μm CMOS 공정에서는 1.8 V 전원전압을사용하기때문에 NMOS(MN1) 및 PMOS(MP1) 의 V DS 전압을 0.2 V로가정한다면, 출력전압은최대 1.4 V까지가능하다. 그러나 90 nm 이하의미세공정에서는 1.0 V 이하전원전압을사용하고 V DS 의변화는거의없기때문에최대출력전압이 0.6 V로 1.8 V MP1 1.0 V MP1 Room V out Room MN1 MN1 V out ( 그림 5) 전원전압에따른증폭기의출력신호크기 50% 이상감소하게된다. (4) 에서잡음및고조파성분이일정하고신호크기만작아지기때문에회로를동일하게설계한다고하더라도 ADC의해상도가 1 비트이상감소한다. 저전압저전력환경에서요구되는성능을만족시키기위하여 ADC의최근동향은크게세가지로나눌수있다. 첫번째방식은회로의단순화또는불필요한회로를제거하는것이다. 증폭기를기반으로한스위치드- 커패시터회로 ( 그림 6) 은출력신호가 slew 구간에서 exponential 하게증가하는경향을보여주고신호가원하는값으로정착되더라도증폭기는일정한전류를계속하여소모한다. 이를해결하기위하여증폭기를비교기와전류셀로대체하는 CBSC가제안되었다 (( 그림 7) 참조 )[3]. Slew 구간에서는출력단에일정한전류를공급하여출력신호가선형적으로증가하도록하고, 정착구간에서는전류공급을차단하여출력신호가홀딩 (holding) 하도록함으로써, 전력소모를최소화하고낮은전원전압에서도설계가용이한장점이있다. 그러나정확도면에서는떨어지기때문에현재 8~ 비트수준의 ADC가 CBSC 기법을적용하여구현되고있다. 회로를제거하는방법으로는인접한증폭기를공유하거나필요하지않은블록을없애는것이다. 파이프라인 ADC에서는여러단으로구성되어있고인접한단은서로위상이다른클럭에서동작하기때문에증폭기를공유하여전력소모를최소화할수 84

5 전영득외 / 저전력아날로그회로기술 C 2 C 2 v x C (a) +v O - C L v o v o (n) 있다 [4]. 그리고입력단에위치한 SHA는아날로그입력신호를샘플링한후다음반주기클럭동안신호를홀딩하는기능을하므로실제신호의디지털변환에는직접적으로관여하지않는회로이다. 또한, 아날로그신호의특성상회로가거쳐갈수록신호의정확도는떨어지기때문에 SHA 회로를제거하여전력소모를줄이고신호의정확도도높일수있다 [5]. 두번째방식은저전압저전력구조에적합한 ADC 개발이다. 최근 1~2년사이 SAR ADC가 ISSCC 에많이발표되고있는데, 사실 SAR ADC의구조는새로개발된구조가아니라 1980년대부터 ADC의한축을담당하고있는구조이다. 일반적으로 SAR ADC는하나의비교기를반복적으로사용하는 ADC 구조로회로가간단하고, SHA와같이증폭기를사용하는아날로그회로가없기때문에면적과전력소모를최소화할수있을뿐아니라저전압회로에적용이용이한장점이있다. 그러나, 동일회로를반복적으로사용하는구조이기때문에동작속도가제한 v x V XO (b) (c) ( 그림 6) 증폭기를기반으로하는스위치드 - 커패시터구조및입출력파형 v x + - C 1 (a) l x +v O - C L v o v o (n) v x V XO (b) (c) ( 그림 7) 비교기를기반으로하는스위치드- 커패시터구조및입출력파형 t t t t 되는단점이있어 1 MHz 이하의 ADC에서만주로사용되어왔다. 최근 CMOS 공정이발달하면서 MOS의 f T (cut-off frequency) 의증가와비동기 (asynchronous) 기법의발전으로인하여 40~50 MHz에서동작하는 SAR ADC가발표되었고, 높은해상도구현을위해에러보정기법에대한연구개발이동시에활발히이루어지고있다 [6]. 마지막으로디지털보정기법을적용한 ADC이다. 미세공정으로인하여이전보다동일한면적에집적할수있는게이트수가증가하면서기존의아날로그회로에서처리하던신호를디지털회로에서처리하는것이가능해지게되었다. 기존의보정기법은 ADC의커패시터매칭을보정하여 12~14 비트이상의해상도를얻기위하여적용되었지만, 최근에는 ~12 비트의 ADC를구현하기위하여저전압환경에서설계가어려운아날로그회로의정확도를낮추면서이를디지털회로에서보정하려는것에초점이맞추어져있다. 예를들어, 12 비트 ADC를위하여 82 db 이상의고이득증폭기를설계하는대신 30~40 db의저전력증폭기로설계를하고, 여기서발생하는오차성분을디지털회로를사용하여보정하는방법이대표적이다 [7]. 2. 시그마-델타신호변환기기술동향시그마 -델타신호변환기의기본개념은나이퀴스트샘플링속도보다매우빠른샘플링주파수를사용하는오버샘플링기법과피드백을이용한잡음변형기법을이용하여, 낮은비트의양자화기로높은해상도의출력신호를얻는것이다. 즉, 필요한해상도를동작속도와교환하여얻는방법이다. 시그마 - 델타신호변환기의장점은필요한해상도의신호변환기를설계함에있어아날로그회로의정확도의존성이크게낮아진다는점과높은비트를얻는과정이디지털필터를통해이루어지므로디지털 VLSI 공정을통하여용이하게구현될수있다는점이다. 시그마 -델타신호변환기개념은 1962년 Inose [8] 에의해처음발표되었고, 이후 20년이지나면서 85

6 CMOS를이용한 VLSI 반도체기술이발전함에따라오디오및음성용신호변환기를중심으로각광을받기시작하여, 근래오디오용으로는 0 db 이상의동적범위 (dynamic range) 를갖는고성능시그마-델타신호변환기가사용되고있다. 이후앞에서기술한바와같이 CMOS 공정기술의발전에따른회로속도의증가와시그마 -델타신호변환기구조설계기술의발전, 그리고회로설계기술의발전이수십 khz에서머물던신호대역을수십 MHz까지증가시킬수있게되었다. 그래서시그마 -델타신호변환기의응용분야는기존의오디오와같은협대역분야를뛰어넘어유무선통신시스템의아날로그 frontend 신호처리분야로확대되고있다. 유무선통신시스템에서시그마- 델타신호변환기, 특히시그마 -델타 ADC를사용하는이유는단말기의다중표준통신방식을지원하기에용이하고, anti-aliasing 필터및 AGC의설계조건이완화되며, 아날로그회로의비중이낮아짐에따라저전압 CMOS 공정에유리하기때문이다. 그결과, 전체시스템을저전력으로구성할수있다. 이런통신시스템용광대역시그마 -델타 ADC의해상도확보를위해서는잡음변형필터의차수를높이거나, 잡음변형필터를고속동작시키거나, 양자화기의해상도를높여야한다. 고속동작을위한저전압공정을이용함에있어잡음변형필터의차수를높이는방법은시그마 -델타 ADC의안정성문제와가용입력범위의축소문제로인해기술적용에제약이있다. 그래서통신시스템용시그마 -델타 ADC의최근연구동향은멀티비트양자화기를이용하고연속시간회로를통한고속잡음변형필터를구현하는연구에그초점이맞춰져있다. 연속시간시그마 -델타 ADC( 이하연속시간 ADC) 는기존의이산시간혹은스위치드커패시터타입의시그마 -델타 ADC( 이하이산시간 ADC) 에비해정착특성에따른성능저하현상이크지않다. 따라서이산시간 ADC에비해고속동작이가능하다. 또한내부회로인적분기의연속시간동작에따라 antialiasing 기능을본질적으로보유하고있으며, 이산 시간회로에비해회로에서발생하는잡음의영향이낮아진다. 또한이산시간 ADC에서는글리치 (glitch) 가 VCO, LNA, Mixer 등의블록에영향을주어통신시스템감도를저하시킬수있는것에비해, 연속시간 ADC에서는이러한문제가발생하지않아통신시스템감도저하가거의없는장점도있다. 그러나연속시간 ADC는이산시간 ADC에비해높은공정변수민감도, 높은클럭지터 (jitter) 민감도, 심볼간섭현상 (ISI) 이라는문제점들이있다. 이산시간 ADC는잡음변형필터의계수들이커패시터정합특성에의해결정되므로회로의계수정확도가우수하나, 연속시간 ADC는잡음변형필터의계수들이저항, 커패시터, CMOS의트랜스컨덕턴스에의해결정되므로잡음변형필터의계수가공정변화에의해크게변화할수있다. 이런계수의변화는전체 ADC의성능을크게저하시킨다. 또한연속시간 ADC는잡음변형필터내 DAC의파형이구형파인경우, 연속시간 ADC에인가되는클럭의지터는 DAC에잡음으로인가되는되는것과같다. 그러므로연속시간 ADC가높은해상도를확보하기위해서는클럭의지터특성이매우우수해야한다. 이는통신시스템구성시클럭발생기의설계조건을높이게되어비용을증가시키는원인이될수있다. 그리고 DAC 파형의비대칭적인상승, 하강은 DAC 출력신호간의의존성발생에따른심볼간섭현상 (ISI) 으로전체 ADC의해상도저하를초래할수있다. 또한멀티비트구조를사용하는경우, 잡음변형루프에멀티비트 DAC를필요로하는데, 멀티비트 DAC는 DAC 소자의부정합에따라비선형특성을가지고있다. 이러한비선형특성역시 ADC의성능을저하시키는요인이므로, 이를선형화하기위한기법이요구된다. 멀티비트연속시간시그마- 델타 ADC는통신시스템에서이용하기에많은장점을가지고있어좋은선택임에도불구하고, 본절에기술된바와같이해결해야하는문제점들역시많이있다. 따라서최근시그마 -델타신호변환기, 특히 ADC의연구동향은앞서언급한멀티비트연속시간시그마- 델타 ADC 86

7 전영득외 / 저전력아날로그회로기술 의문제점해결을위한잡음변형필터의구조설계기법, 회로설계기법에집중되고있다. 3. 클럭발생기기술동향 전압제어발진기 (VCO) 는유 / 무선정보통신단말기내에서사용되는주파수대역가운데송수신시디지털데이터에의해채널을선정하는주파수합성기의일부분으로사용되며, 외부에서인가된제어전압을가변하여원하는발진주파수의클럭신호를출력해주는회로이다. 위상제어루프 (PLL) 는일반적으로주파수합성기또는클럭발생기라고하며, ( 그림 8) 과같이 VCO 및분주기, 위상주파수검출기, 전하펌프, 루프필터등으로구성되며, 부궤환특성을이용해서온도나날씨등주변환경에영향을받지않고출력신호의주파수를일정하게유지시켜주는회로이다. 앞서기술한바와같이 CMOS 공정기술의급속한스케일링에의해동일면적에집적되는디지털게이트수가급격히증가하면서낮은추가비용으로아날로그회로튜닝과개선된보정기법을수행할수있게되었다. 디지털적으로강화되는아날로그회로기술쪽으로형성되는현재의기술경향은 PLL과 VCO 회로설계를위한패러다임을기본적으로변화시키고있다. 데이터변환기클럭을위한 VCO의최근연구동향은저전압 / 저전력설계에부합하도록전원전압을다른디지털블록과동일하게설정하고, 수동소자의 Q값의향상으로인해작은전류에도발진특성을유지하도록연구되고있다. 뿐만아니라, 클럭주파수제어방식이아날로그방식에서디지털방식으로변화되고있으며, 이에대한연구가활발히진행되고있다 [9]. Fin Phase/ Frequency Detector Charge Pump Divider/ N Loop Filter ( 그림 8) 전하펌프 PLL 구조 VCO Fout PLL의최근연구동향은다음과같이두가지로나누어볼수있다. 첫번째방식은저전압과미세화된공정기술에적합한회로기법을추가한아날로그 PLL 방식이다. 다양한회로기법중의하나로듀얼루프를사용하는 PLL 방식이있다. 하나의루프는넓은대역폭을가지고있어서저위상잡음특성과함께빠른정착시간을가질수있으며, 다른루프는디지털적으로조절되는위상조정기를이용해서유동성있는클럭 scheme 을만들어낼수있다 []. 또다른회로기법인다이내믹바이어스기법을통해서분주기계수및온도, 공정변화에상관없이대역폭과지터특성을일정하게유지시킴으로써폭넓은출력주파수범위에서회로의안정도를얻을수있다. 또한, 저전압설계환경에서더욱더심해지는전원잡음을줄이기위해서정류회로를사용하는방법도활발히연구되고있다. 그중에서듀얼이득모드 VCO 를이용해서고이득협대역제어루프와저이득광대역정밀제어루프로나누고, 정류회로를저이득협대역루프에위치함으로써추가적으로발생하는전력소모를최소화하고전원잡음특성을향상시키는연구가진행되고있다 [11]. 두번째방식은 ADPLL 방식이다. 앞서기술한아날로그 PLL에서는전원전압잡음및온도와공정변동에매우민감하기때문에공정 migration 시, 아날로그회로들을재설계해야하며, 미세화된공정으로갈수록작은가용전압범위와큰누설전류등으로인해설계가어려워지는단점이있다. 이와더불어, 루프필터에존재하는 R과 C로인해면적이커진다. 이를해결하기위해 ADPLL 이대두되고있다. ADPLL 은온도변화및전원전압잡음에둔감하고, 디지털코딩형태로설계되기때문에공정 migration 이용이하며, 그설계기간이짧다. 특히 CMOS 공정이미세화될수록, 전원전압이낮아질수록위의장점은더욱부각된다. ( 그림 9) 와같이아날로그회로가강조된 PLL 블록들, 즉 VCO 및전하펌프와루프필터가 DCO, TDC, 그리고디지털루프필터로대체되고있으며, 그결과로 ADPLL 형태로진화하고있다 [12]. 위의구조는저가격고집적디지털 CMOS 공 87

Fin TDC 1 1-z -1 Digital Loop Filter 1-z -1 b 0 - b 1 z -1 1 - a 1 z -1 1 1-z -1 Integer Counter Fractional TDC DCO ( 그림 9) All-digital Fractional-N PLL 구조 [12] 정기술로구현하는데적합하다.

8 Fin TDC 1 1-z -1 Digital Loop Filter 1-z -1 b 0 - b 1 z a 1 z z -1 Integer Counter Fractional TDC DCO ( 그림 9) All-digital Fractional-N PLL 구조 [12] 정기술로구현하는데적합하다. 뿐만아니라 PLL 에서존재하는위상잡음과스퓨리어스톤을 DSP 기술의장점을활용한다면크게감소시킬수있다. 그리고, 집적회로외부에존재하던크리스털발진기도주파수변동에대한디지털보정기술향상으로인해실리콘으로대체가가능해질것이다 [13]. 최근클럭발생기경향은고집적도를가지는혼성 SoC의 PLL과발진기의성능향상을위한새로운디지털기법에집중되고있다. Ⅳ. 저전압아날로그특허동향 Fout 1988년이후저전압아날로그회로기술분야의전체특허출원동향을분석해보면 ( 그림 ) 과같이출원건수가지속적으로증가추세를보이며저전압아날로그회로기술에대한꾸준한연구활동이수행되고있는것으로파악된다. ( 단 2006년이후특허 출원건수가감소하는것으로나타나는것은미공개기간 1년 6개월동안의데이터가반영되지못한것에의한것으로, 실제출원이감소한것은아님 ) ( 그림 11) 은저전압아날로그회로기술의국가별전체특허동향을나타낸것으로, 그점유율을보면미국 (66%)-일본(14%)-한국(%)-유럽(%) 의순으로출원점유율을나타내고있으며, 모든국가의출원건수역시전체특허출원동향과마찬가지로지속적인증가추세를보이고있고, 이를포트폴리오맵을통해분석을해보면전체동향및각국가별발전단계모두발전기에있는것으로파악된다. 이중에서미국의저전압아날로그회로기술관련특허출원점유율이대략 66% 를차지하고있어미국을중심으로저전압아날로그회로기술관련지적재산권확보활동및기술경쟁이치열하게일어나고있음을파악할수있다. 그리고특허출원인의국적별특허출원점유율을살펴보면미국 (53%)-일본 (24%)- 한국 (6%)-독일(6%)-대만(3%) 의점유율을보여주고있으며, 여기에서도역시미국중심으로저전압아날로그회로기술의개발및특허활동이활발히진행되고있는것으로파악할수있다. 그리고우리나라의경우 1990년대중반이후저전압아날로그회로기술에대한특허활동이급격하게증가한것을확인할수있다. ( 그림 12) 는저전압아날로그회로기술관련특허를주요아날로그기능블록별특허동향으로분석 ( 단위 : 건 ) ( 단위 : 건 ) 출원미공개특허존재 누적합계 1400 당해년도아날로그회로기술특허건수 ( 그림 ) 아날로그회로기술의연도별특허동향 누적합계아날로그회로기술특허건수 88

전영득외 / 저전력아날로그회로기술 유럽특허 166, % 한국특허 169, % ( 단위 : 건 ) 200 일본특허 251, 14% 180 160 미국특허 1153, 66% 140 120 0 80 60 40 20 0 1988 1989 1990 1991 1992 1993 1994 1995 1996 1997 1998 1999 2000 2001 2002 2003

16% 아날로그 - 디지털신호변환기 447, 28% 40 디지털 - 아날로그신호변환기 30 20 시그마 - 델타신호변환기클럭발생기 (PLL) 0 1988 1989 1990 1991 1992 1993 1994 1995 1996 1997 1998 1999 2000 2001 2002 2003 2004 2005 2006 2007 ( 그림 12)

9 전영득외 / 저전력아날로그회로기술 유럽특허 166, % 한국특허 169, % ( 단위 : 건 ) 200 일본특허 251, 14% 미국특허 1153, 66% 총합계미국일본한국유럽 ( 그림 11) 저전압아날로그회로기술의연도별 / 국가별전체특허동향 분류별출원건수 클럭발생기 (PLL) 400, 25% 회로기술 199, 12% ( 단위 : 건 ) 시그마 - 델타신호변환기 300, 19% 회로기술아날로그-디지털신호변환기 디지털 - 아날로그신호변환기 266, 16% 아날로그 - 디지털신호변환기 447, 28% 40 디지털 - 아날로그신호변환기 시그마 - 델타신호변환기클럭발생기 (PLL) ( 그림 12) 주요아날로그기능블록별저전압회로기술특허동향 한것으로아날로그- 디지털신호변환기가 28% 로가장큰점유율을차지하고, 다음으로클럭발생기, 시그마 -델타신호변환기, 디지털 -아날로그신호변환기의순으로각각 25%, 19%, 16% 의점유율을차지하고있다. 이중에서특히 1990년대중반이후아날로그- 디지털신호변환기, 클럭발생기에대한출원건수가가파르게증가하는모습을보여저전압아날로그회로기술중해당기능블록에대한연구활동이상대적으로더욱활발한것으로나타난다. ( 그림 13) 은주요아날로그기능블록별특허동향 을국가별 -기능블록별분포현황으로나타낸것으로, 이를살펴보면모든국가에서아날로그- 디지털신호변환기에대한특허출원이상대적으로높은비중을차지하고있음을확인할수있다. 그리고위에서언급한것과마찬가지로모든기능블록별특허활동과연구활동이활발하게진행되는국가는역시미국임을다시한번확인할수있다. 우리나라에서는아날로그- 디지털신호변환기다음으로클럭발생기에대한특허출원이활발하고, 일본도마찬가지현상을보여주고있다. 그리고유럽 89

10 은다른국가에비해시그마 -델타변조기에관한특허출원이활발한것을확인할수있다. V. 결론 회로기술 아날로그 - 디지털신호변환기 디지털 - 아날로그신호변환기 시그마 - 델타신호변환기 클럭발생기 (PLL) 미세화되어가는반도체소자및공정기술에따른저전력아날로그회로기술의수요는보다낮아진전원전압의열악한설계환경으로인해아날로그회로구현을더욱더어렵게만들고있다. 이러한당면문제점들은회로설계자들의끊임없는노력과새로 유럽한국일본미국 ( 그림 13) 저전압아날로그회로기술의국가별 - 기능블록별특허분포현황 용어해설 ( 단위 : 건 ) SNR: 신호대잡음비를뜻하는것으로서, 잡음을절대값이아닌신호전력과의비로나타내는이유는, 잡음의영향이절대적인레벨값이아니라신호의크기에따라비례적으로영향을주기때문에이와같은신호- 잡음비를통해잡음이어느정도인지를평가하는것이다. 일반적으로단위는 db( 데시벨 ) 을사용한다. CMOS: 반도체소자의일종으로서, NMOS 와 PMOS 의조합으로구성되어있다. 흔히 0.13 µm CMOS, 90 nm CMOS 등으로불리우는것은 CMOS 게이트폭의길이를뜻하는것으로숫자가작아질수록 MOS 의크기도함께줄어들어, 작은면적에많은소자를집적할수있다. 최근 CMOS 공정은 45 nm 이하로낮아지고있는추세이며, 메모리분야에서 CMOS 공정의미세화를주도하고있다. 운회로기법개발을요구하고있다. 또, 미세소자를이용한고집적회로에서는고속동작과소비전력사이의상관관계를고려한유연성있는설계가요구되고있다. 전원전압및소비전력감소에따른아날로그기술의패러다임의변화는나노소자기반의융합부품기술에접목되어고효율아날로그회로의원천기술확보와함께초기시장점유에있어유리한입지를점할수있으리라전망된다. 나아가, 혁신적선진기술선도를목표로추진중인그린산업의정보통신기술, 생명공학기술, 나노기술및문화산업기술들을포괄하는이른바녹색기술 (green technology) 의실현을위한원천기술로서의요소적역할을할것으로기대된다. 약어정리 ADC Analog-to-Digital Converter ADPLL All Digital PLL AGC Automatic Gain Control CBSC Comparator-based Switched Capacitor CMOS Complementary Metal Oxide Semiconductor DAC Digital-to-Analog Converter DCO Digitally Controlled Oscillator DSP Digital Signal Processing ISI Inter-Symbol Interference ISSCC International Solid-State Circuits Conference PFD Phase Frequency Detector PLL Phase Locked Loop SAR Successive Approximation Register SHA Sample-and-Hold Amplifier SNDR Signal-to-Noise and Distortion Ratio SNR Signal-to-Noise Ratio SoC System On Chip TDC Time-to-Digital Converter VCO Voltage Controlled Oscillator 참고문헌 [1] S. Chou, Integration and Innovation in the Nanoelectronics Era, ISSCC Dig. Tech Papers, Feb. 2005, pp

11 전영득외 / 저전력아날로그회로기술 [2] K. Bult, Analog Design in Deep Sub-micron CMOS, 2000 ESSCIRC, Sep. 2000, pp [3] J.K. Fiorenza et al., Comparator-based Switchedcapacitor Circuits for Scaled CMOS Technologies, IEEE J. Solid-State Circuits, Vol.41, No.12, Dec. 2006, pp [4] Y.D. Jeon et al., A 5-mW 0.26-mm 2 -bit 20-MS/s Pipelined CMOS ADC with Multi-stage Amplifier Sharing Technique, ESSCIRC, Sep. 2006, pp [5] Y.D. Jeon et al., A 4.7mW 0.32mm 2 b 30MS/s Pipelined ADC without a Front-end S/H in 90nm CMOS, ISSCC Dig. Tech Papers, Feb. 2007, pp [6] M. Hesener et al., A 14b 40MS/s Redundant SAR ADC with 480MHz Clock in 0.13pm CMOS, ISSCC Dig. Tech. Papers, Feb. 2007, pp [7] B. Murmann et al., A 12-bit 75-MS/s Pipelined ADC Using Open-loop Residue Amplification, IEEE J. Solid-State Circuits, Vol.38, No.12, Dec. 2003, pp [8] H. Inose et al., A Telemetering System by Code Modulation-Δ-Σ Modulation, IRE Trans. Space Electron. Telemetry, Vol.8, No.9, Sep. 1962, pp [9] J. Zhuang et al., A 3.3GHz LC-Based Digitally Controlled Oscillator with 5kHz Frequency Resolution, ASSCC, Nov. 2007, pp [] A. Rylyakov et al., A Gb/s CMOS Quad Transceiver Cell Using On-chip Regulated Dualloop PLLs, IEEE J. Solid-State Circuits, Vol.38, No.5, May 2003, pp [11] A. Arakali et al., A 0.5-to-2.5GHz Supply- Regulated PLL with Noise Sensitivity of -28dB, IEEE CICC, Sep. 2008, pp [12] C. Weltin-Wu et al., A 3GHz Fractional-N Alldigital PLL with Precise Time-to-digital Converter Calibration and Mismatch Correction, ISSCC Dig. Tech Papers, Feb. 2008, pp [13] S. Farahvash et al., A Temperature-compensated Digitally-controlled Drystal Pierce Oscillator for Wireless Applications, ISSCC Dig. Tech Papers, Feb. 2008, pp

28 저전력복합스위칭기반의 0.16mm 2 12b 30MS/s 0.18um CMOS SAR ADC 신희욱외 Ⅰ. 서론 Ⅱ. 제안하는 SAR ADC 구조및회로설계 1. 제안하는 SAR ADC의전체구조

28 저전력복합스위칭기반의 0.16mm 2 12b 30MS/s 0.18um CMOS SAR ADC 신희욱외 Ⅰ. 서론 Ⅱ. 제안하는 SAR ADC 구조및회로설계 1. 제안하는 SAR ADC의전체구조 Journal of The Institute of Electronics and Information Engineers Vol.53, NO.7, July 2016 http://dx.doi.org/10.5573/ieie.2016.53.7.027 ISSN 2287-5026(Print) / ISSN 2288-159X(Online) 논문 2016-53-7-4 c Abstract