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1 2012 년 7 월전자공학회논문지제 49 권 SD 편제 7 호 23 논문 SD GHz디지털제어방식 LC 발진기의설계 (A Design of GHz Digitally Controlled LC Oscillator ) 이종석 *, 문용 ** * (Jongsuk Lee and Yong Moon ) 요 약 디지털 PLL 의핵심블록이되는디지털제어발진기를 LC 구조를기반으로설계하고 0.18 RF CMOS 공정을사용하여제작하였다. 2 개의교차쌍구조의 NMOS 코어를이용하여광대역특성을구현하였으며, PMOS 배랙터쌍을이용하여수 af 의작은캐패시터값의변화를얻을수있었다. 캐패시터축퇴기법을사용하여캐패시턴스값을감소시키어고해상도주파수특성을구현하였다. 또한, 노이즈필터링기법을바이어스회로등에적용하여위상잡음에강한구조로설계를하였다. 측정결과중심주파수 2.7 GHz에서 2.5 GHz의주파수대역의출력이가능하였으며 2.9 ~ 7.1 khz의높은주파수해상도를얻을수있었다. 미세튜닝범위와코어의전류바이어스는 4 개의 PMOS 배열을통하여제어가가능하도록하여유연성을높였다. 1.8V 전원에서전류는 17~26mA 정도를소모하였다. 설계한 DCO 는다양한통신시스템에응용이가능하다. Abstract The LC-based digitally controlled oscillator (LC-DCO), a key component of the all digital phase locked loop (ADPLL), is designed using 0.18 μm RFCMOS process with 1.8 V supply. The NMOS core with double cross-coupled pair is chosen to realize wide tuning range, and the PMOS varactor pair that has small capacitance of a few af and the capacitive degeneration technique to shrink the capacitive element are adopted to obtain the high frequency resolution. Also, the noise filtering technique is used to improve phase noise performance. Measurement results show the center frequency of 2.7 GHz, the tuning range of 2.5 GHz and the high frequency resolution of 2.9 khz ~7.1 khz. Also the fine tuning range and the current consumption of the core could be controlled by using the array of PMOS transistors using current biasing. The current consumption is between 17 ma and 26 ma at 1.8V supply voltage. The proposed DCO could be used widely in various communication system. Keywords : PLL(Phase Locked Loop), ADPLL(All Digital PLL), DCO(Digitally Controlled Oscillator), Varactor, phase noise, biasing * Ⅰ. 서론 주파수합성기는통신시스템, 레이더등에서핵심블 ** 학생회원, 정회원-교신저자, 숭실대학교정보통신전자공학부 (School of Electronic Engineering, Soongsil University) 본논문은 ( 보고서는 ) 지식경제부출연금으로 ETRI SW-SoC융합 R&BD센터에서수행한시스템반도체설계인력양성사업의연구결과입니다. 접수일자 : 2012년4월9일, 수정완료일 : 2012년6월15일 록으로사용되고있다. 주파수합성기는몇가지구조들이사용되고있으며그중에서도 PLL(Phase Locked Loop) 를사용한구조가주파수선택면에서유리하므로많은통신시스템에서사용하고있다 [1~2]. 그런데, 반도체공정의발전으로 PLL이형태가디지털로전환되고있고이에따라서전압제어발진기의형태도아날로그전압을입력으로받는형태에서디지털코드를입력받는형태로전환되고있는추세이다. 이렇게주파수제어워드를통해서제어되는발진기를 DCO(Digitally Controlled Oscillator) 라고하며이에대한연구가많이 (289)

2 GHz디지털제어방식 LC 발진기의설계이종석외 진행되고있다. 그런데, GSM/UMTS 등과같은무선통신시스템에서는우수한위상잡음특성과높은해상도를요구하고있으며, 최근에는여러무선통신표준들을수용할수있는시스템에대한요구가증대함에따라서넓은주파수대역을지원할수있는주파수합성기에대한요구가증가하고있다 [3~4]. 이에본연구에서는낮은위상잡음특성을위해서 LC를기반으로하고, 높은해상도와넓은주파수대역을지원하기위한 DCO에대한구조를제안하고이를제작하여검증을진행하였다. 광대역특성을얻기위해서 NMOS-코어구조에 coarse-medium-fine 뱅크를사용하는구조를적용하였다. 또한, 고해상도를얻기위해서기존의 DCO 설계에서는캐패시터분할회로망이나시그마-델타변조회로를적용하였다 [4~6]. 하지만캐패시터분할회로망은부정합문제와기생캐패시턴스에의해서해상도에제한을받으며, 시그마-델타변조기를사용하는방법은회로의복잡성을증가시키고이에따른전력소모가증가하는단점이있다. 또한, 주파수오프셋이큰경우에는노이즈성분이증가하기도한다. 이에본연구에서는캐패시터축퇴방법을적용하여캐패시턴스의변화량을감소시키는방법을적용하여미세한주파수조절을얻을수있도록하였다. 본논문에서는광대역을얻기위한구조와고해상도를실현하기위한회로에대해서 Ⅱ장에서설명을진행하고, Ⅲ장에서는제작한칩을통한실험결과를정리하였다. 마지막으로결론에대한부분은 Ⅳ장에서나타내었다. Ⅱ. DCO 구조및설계 LC 공진회로기반의 DCO의구조를그림 1에나타내었다. 설계한 DCO는 coarse-medium-fine 형태의 3개의캐패시터뱅크, 2개의인덕터, 바이어스회로및 2개의 cross-coupled된 NMOS-코어로이루어져있다. 바이어스회로의캐패시터와저항은저주파여파기특성을나타내므로 100kHz이상의오프셋을가지는경우에위상잡음특성을향상시키는역할을하며, 주파수가증가함에따라서필요한전류가증가하는것을위하여이진형태로구성된바이어스전류공급용 PMOSFET을스위칭 그림 1. 제안하는 LC 기반의 DCO의구조 Fig. 1. The structure of the proposed LC-based DCO. 하는구조로설계를하였다. 접지쪽에도병렬구조의 LC 회로가연결되어있으며이는발진주파수의 2배가되는고조파성분에의한노이즈를억제하기위하여추가한부분이다. 또한, DC 전력측면에서효율을개선하는역할도하고있다. 고해상도의주파수제어를위해서는작은캐패시턴스가필수적이다. 하지만, 공정상의제약으로인하여최소캐패시턴스의값에는한계가있다. 이러한문제를해결하기위해서캐패시터축퇴기법을 DCO 설계에적용하였다 [7]. DCO의구조를살펴보면 coarse 뱅크와 medium 뱅크는인덕터와바로연결되는구조이고미세뱅크는부성저항을가지는 NMOS 쌍을지나서연결이되어있다. 이렇게연결을하면 NMOS 쌍드레인쪽에서보이는캐패시턴스의값은미세튜닝뱅크의실제값보다도더작은값을가지게된다. 등가캐패시턴스는의제곱에비례하므로을적게할수록유리하나값이너무적으면발진을하지못하는문제가발생한다. 이러한문제점을해결하기위해서 LC 탱크의손실을보전하기위한 MN1-MN2 NMOS 쌍과병렬로 MN3-MN4를연결하였다 [7]. 이렇게연결을하면적은캐패시턴스값을 MN1-MN2 드레인에서얻을수있고발진을위해서필요한부성저항용 NMOS쌍의역할을 MN3-MN4가일부수행하여원하는발진을가능하게하여준다. (290)

3 2012 년 7 월전자공학회논문지제 49 권 SD 편제 7 호 전류제어용 PMOS 배열일반적으로 LC발진기의경우주파수가증가함에따라서발진에필요한전류가늘어난다. 이러한문제를해결하기위해서외부에서 4비트의입력신호를받아서 LC 발진기에들어가는전류값을제어할수있도록설계하였다. PMOS는이진가중치구조로 W값이 2배씩증가하도록되어있으며외부의디지털입력신호에의해서최종적인전류값을결정하는구조이다. 또한, 바이어스전류의변화는의값의변화를동반하므로앞서설명하였던캐패시턴스축퇴기법에도영향을준다. 즉, 바이어스전류값이증가하면값이증가하게이에따라서미세뱅크에서의캐패시터값의변화하여해상도는낮아지고미세튜닝범위는증가하는결과를나타낸다. 따라서, 발진을하는조건내에서전류의증감을통하여출력주파수의해상도를제어할수있는특성을가지는 DCO를설계할수있었다. 2. Coarse-Medium 튜닝뱅크주파수선택이나교정을위해서 2가지캐패시터튜닝뱅크를사용하였다. Coarse 뱅크는큰값의주파수변동을보정하기위한목적으로설계된것으로보통의경우공정, 전압그리고온도등으로인한주파수의변동을제어하는것이목적이다. 따라서, coarse 뱅크는초기의큰오차를보정하는목적이므로정상적인상태에서채널을선택하거나하는경우에는사용하지않는구조이다. 전체적으로는 6비트제어가가능하도록설계하였다. Medium 튜닝뱅크는 8비트로구성되어있으며주파수대역선택및원하는채널의근접주파수까지를선택하는목적으로설계되었다. 상기 coarse 또는 medium 캐패시터뱅크는아래그림 2와같은구조를사용하였다. 기존에는캐패시터가 와도연결이되도록 PMOS 가추가된구조이었으 나 [5] PMOS 를제거하여도성능상큰문제가없으므로 PMOS를제거한간단한구조를사용하여튜닝뱅크의크기를줄일수있도록하였다. 전체적으로는 M1에의하여캐패시터가연결되는구조이며제어신호에의해서연결되었을경우 M2, M3에의해서캐패시터들의한쪽터미널이접지로연결되는형태이다. 이러한역할을하는 M2, M3로인하여캐패시터의노이즈를줄일수있으며캐패시터뱅크의오동작동감소시켜출력주파수를안정되게유지하도록하며결과적으로는잡음에대한내성값을우수하게유지하도록하여준다. 뱅크에사용되는캐패시터는 MIM 구조의캐패시터를사용하였고캐패시터의값에서디지털입력신호에따라서큰차이를나타낼수있도록하였다. 3. 미세튜닝뱅크미세튜닝은전체 8비트로제어가되도록하였다. 좋은선형성을얻기위해서이진가중치구조를적용하지않고 256개의동일한버랙터를사용하여이를제어하는방식을적용하였다. 미세튜닝캐패시터뱅크의전체구조와버랙터쌍의구조를그림 3에나타내었다. 256개의버랙터는전류방식 DAC에서사용하는구조인 16 그림 2. 차동스위칭캐패시터셀 Fig. 2. Differential switching capacitor cell. 그림 3. 미세튜닝용버랙터쌍뱅크 Fig. 3. Fine tuning varactor pair bank. (291)

4 GHz디지털제어방식 LC 발진기의설계이종석외 그림 4. PMOS 버랙터쌍의 C-V 특성 Fig. 4. PMOS varactor pair C-V characterisitcs. 16 매트릭스형태로되어있으며셀간특성을균일하게유지하기위하여 256개버랙터주변에더미버랙터를추가하였다. 그리고, 256개의버랙터의제어를위해서온도계방식의디코더를적용하였으며, 여러개의버랙터가디코더의게이트의지연시간차이로인하여발생하는글리치를최소화하기위해서 Latch를디코더의출력단에사용하였다. 미세튜닝뱅크에사용된버랙터셀은우수한잡음특성을얻기위하여 PMOS만이적용된구조를적용하였다. 이로인하여조금더낮은 1/f 잡음특성을얻을수있었다. 또한, PMOS를단순히 ON-OFF 하는구조로는작은캐패시턴스변화를얻을수가없으므로 2개의 PMOS 쌍을병렬로연결한후에한쌍이 1 신호로인하여공핍영역에서반전영역으로변화하는경우에다른 PMOS 쌍은축적영역에서공핍영역으로변화하도록하였다. 이렇게하면그림에나타낸것처럼적은값의캐패시턴스를얻을수있다 [8]. 캐패시턴스의변화값을식으로나타내면다음과같다. (1) 이러한값은버택터를바로사용하는경우에비해서약 10% 정도의낮은캐패시턴스변화값을얻을수있는장점이있으며실제로수 af 정도의변화값을얻을수있다 [8]. Ⅲ. 측정결과 설계한칩은 0.18 RF CMOS 공정을이용하여제작을하였으며칩의사진과테스트보드는아래그림 5 와같다. 그림 5. (a) 제안한 DCO의칩사진 (b) DCO 측정을위한테스트보드 Fig. 5. (a) Mircophotograph of the proposed DCO (b) DCO test board. 그림 6. DCO 출력주파수 vs. coarse 주파수제어워드 Fig. 6. DCO output frequency vs. coarse frequency control word. PAD, ESD, decouling 캐패시터를포함한전체칩의크기는 2.35mm X 2.35mm이고, DCO 코어의크기는 1.7mm 1.6mm이다. 상기그림 (b) 는설계한 DCO를측정하기위하여 PCB 보드를제작한후에 COB(Chip On Board) 형태로칩을장착한후의사진이다. 이테스트보드를이용하여측정을진행하였다. 그림 6은 6비트의 coarse 튜닝제어워드를변화시키면서 DCO의출력주파수를측정한결과이다. 제어워드가 0에서 63까지변화함에따라서주파수가 3.97GHz에서 1.42GHz까지선형적으로변화하는것을살펴볼수있다. 측정결과설계한 DCO의주파수범위는 2.56GHz이며이는기존에연구된 DCO에비해서비교적넓은주파수영역이다. DCO의주파수이득특성도중요한값중에하나이며측정결과최소제어워드 1비트당최소 30MHz에서최대 57MHz까지의값을가짐을알수있었다. 설계한 DCO의해상도를확인하기위하여미세튜닝뱅크를제어하여주파수특성을측정하였다. 이에대한결과를그림 7에나타내었다. (292) (293)

5 2012 년 7 월전자공학회논문지제 49 권 SD 편제 7 호 27 그림 7. DCO 출력주파수 vs. 미세주파수제어워드 Fig. 7. DCO output frequency vs. fine frequency control word. 먼저 coarse 및 medium 튜닝뱅크제어워드값을크게하여주파수를 1.42GHz대역까지낮추고이러한주파수대역에서미세튜닝뱅크제어워드에따른주파수특성을확인하였다. 측정시에주위온도와전원전압의미세변동에따른주파수의변화가매우민감하기때문에미세주파수제어워드값을 1씩증가시키면서단조성을알기가어렵다. 그래서전체적인변화를알기위해미세주파수제어워드값을 32단위로변화시키면서전반적인특성을살펴보았다. 측정결과 100Khz 전후의주파수의변화를측정할수있었다. 전체주파수변화를전체제어워드값으로나누어계산한주파수해상도의경우에는평균적으로 2.9kHz의값을얻을수있었다. 이값은모의실험에비해서는상대적으로큰값이나기존의연구결과및사용한공정을감안할경우낮은값이며, 이를통 그림 분주기를거친 DCO의출력주파수 Fig. 9. DCO frequency output after passing 16-divider. 해서높은해상도의구현이가능하였다. 고주파영역에서해상도를검증하기위해서 coarse 및 medium 튜닝뱅크의제어워드값으로 0을입력하고바이어스제어워드로 15(1111 (2) ) 를입력하여 3.97GHz대역의출력이나오는경우에주파수해상도를미세튜닝제어워드의 1비트단위로측정을진행하였다. 미세튜닝제어워드값에따른주파수해상도를그림 8에나타내었다. 측정결과해상도는 5.3~7.1kHz정도를얻을수있었다. 이값은낮은주파수대역에서의해상도보다는높 그림 8. 미세주파수제어워드에따른주파수간격 Fig. 8. DCO frequency step vs. fine frequency control word. 그림 10. 오실로스코로측정한 DCO 의출력주파수 Fig. 10. The measured DCO output frequency using oscilloscope.

6 GHz디지털제어방식 LC 발진기의설계이종석외 표 1. 기존연구와의성능비교 Table 1. The performance comparison. 본연구 [7] ISSCC 2010 [8] RFIC 2009 구조 NMOS쌍 NMOS 쌍 NMOS쌍 공정 180nm 65nm 180nm 전원 출력주파수 1.42~3.97GHz 2.62~3.3GHz 5.7~6.3 GHz 해상도 2.8~7.1kHz 150~1.5 khz 90kHz 전력소모 30.6~46.8mW 28.8mW 9.2mW 위상잡음 dBc/ Hz dBc/ Hz -117dBc/ Hz FoM -166dBc/ Hz -183dBc/ Hz -183dBc/ Hz DCO 면적 2.7mm2 0.32mm2 0.48mm2 은값이나출력주파수가 2배이상높은경우이므로해상도도이에비례해서증가함을확인할수있었고, DCO의출력주파수전영역에대한특성이비교적양호함을확인할수있었다. 그림 9는 DCO 출력을측정한결과이다. DCO의출력주파수가높기때문에내부적으로 16 분주기를지난후의출력을디지털출력 PAD를통하여나오도록한후에측정을하였다. 측정결과출력주파수는 89MHz이고이는내부적으로 1.424GHz의발진을하고있음을보여주는결과이다. 다음그림 10은오실로스코프를이용하여설계한 DCO의출력을 16 분주한결과를확인하여보았다. 측정결과 MHz의주파수가측정되었고여기에 16을곱하면 DCO가 MHz의주파수를제공하는것을확인할수있다. 제안하고설계한 DCO의특성을기존의연구와비교하여이를표로정리하였다. 180nm의동일한공정에서의성능을비교할때높은해상도를확인할수있으며, 65nm의고급공정과비교하여더높은출력주파수를확인할수있다. Ⅳ. 결론 넓은주파수대역과높은해상도를가지는 DCO를 180nm TowerJazz RF CMOS 공정을사용하여설계하고제작하여성능을검증하였다. 2개의 cross-coupled 차동 NMOS 코어를사용하였고, 캐패시터축퇴기법을사용하여미세캐패시터뱅크의변화값을수십 af 수준으로최소화하였다. 바이어스회로에는필터구조를 적용하여위상잡음특성에서우수한특성을가질수있도록설계를하였으며바이어스전류를조절하는구조를통하여전류소모와해상도제어의유연성을증가시켰다. 측정결과설계한 DCO는 2.7GHz의중심주파수를가지며 2.5GHz의넓은주파수영역을가짐을확인할수있었다. 또한미세캐패시터튜닝뱅크를제어하여 2.9kHz~ 7.1kHz의주파수해상도를얻을수있었으며, coarse 캐패시터튜닝뱅크를제어하여 1.42~3.97GHz까지주파수대역을선택할수있었다. 본연구를통하여일반적인공정을사용하는경우에도높은주파수해상도의 DCO가구현가능함을확인하였고, 광대역주파수생성이가능함을측정을통하여확인하였다. 제안하는 DCO는 3G, 4G, Wibro, ISM band 및위성 DMB 등다양한주파수영역에서사용이가능하고 All Digital PLL의핵심블록으로사용이가능할것으로여겨진다. 참고문헌 [1] I. Young et al., A PLL clock generator with 5 to 110MHz lock range for microprocessors, in IEEE Int. Solid-State Circuits Conf. Dig. Tech. Papers, pp.50-51, Feb [2] 임경원 et al., 전압제어선형저항을이용한GHz대 역셀룰러가변발진기네트웨크회로설계, 대한 전자공학회, 2011년 SoC 학술대회, pp , [3] 부영건 et al., 능동인덕터를이용한광대역디지 털 제어 발진기의 설계, 대한전자공학회논문지, 제 48권 SD편제 3호, pp.34-41, [4] A. V. Rylyakov, J.A. Tierno, G.J. English, D. Friedman, and M. Meghelli, A Wide Power-Supply Range (0.5V-to-1.3V) Wide Tuning Range(500MHz-to-8GHz ) All-Static CMOS AD PLL in 65nm SOI, IEEE Int. Solid-State Circuits Conf. Dig. Tech. Papers, pp , Feb [5] Y. Chen et al., A 9GHz Dual-Mode Digitally Controlled Oscillator for GSM/UMTS Transceivers in 65nm CMOS, IEEE Asian Solid-State Circuit Conference 2007, pp , Nov [6] R. B. Staszewski, C. Hung, N. Barton and M. Lee, A Digitally Controlled Oscillator in a 90nm Digital CMOS Process for Mobile Phones, (294)

7 2012 년 7 월전자공학회논문지제 49 권 SD 편제 7 호 29 IEEE Journal of Solid-State Circuits, Vol. 40, No. 11, pp , Nov [7] Luca Fanori et al., 3.3 GHz DCO with a Frequency Resolution of 150Hz for All- Digital PLL, IEEE International Solid-State Circuits Conference, pp , Feb [8] Sang-Sun Yoo et al., A 5.9 GHz LC-Based Digitally Controlled Oscillator with High Frequency Resolution Using Novel Varactor Pairs, 2009 IEEE International Symposium on Radio-Frequency Integration Technology (RFIT), pp , 저자소개 이종석 ( 학생회원 ) 2009 년숭실대학교정보통신전자공학부학사졸업 년 ~ 현재숭실대학교전자공학과석박사과정 < 주관심분야 : PLL, all digital PLL> 문용 ( 정회원 )-교신저자 1990년서울대학교전자공학과학사졸업. 1992년서울대학교전자공학과석사졸업. 1997년서울대학교전자공학과박사졸업. 1997년~1999년 LG반도체선임연구원 1999년~현재숭실대학교정보통신전자공학부부교수 < 주관심분야 : PLL, 저전력회로, 혼성신호 IC, RF 회로등 > (295)