<4D F736F F F696E74202D C61645FB3EDB8AEC7D5BCBA20B9D720C5F8BBE7BFEBB9FD2E BC8A3C8AF20B8F0B5E55D>

Size: px

Start display at page:

Download "<4D F736F F F696E74202D C61645FB3EDB8AEC7D5BCBA20B9D720C5F8BBE7BFEBB9FD2E BC8A3C8AF20B8F0B5E55D>"

인혜 장
6 years ago
Views:

1 VHDL 프로그래밍 D. 논리합성및 Xilinx ISE 툴사용법 학습목표 Xilinx ISE Tool 을이용하여 Xilinx 사에서지원하는해당 FPGA Board 에맞는논리합성과정을숙지 논리합성이가능한코드와그렇지않은코드를구분 Xilinx Block Memory Generator를이용한 RAM/ ROM 생성하는과정을숙지 2/31

2 Content Xilinx ISE Tool 을이용한논리합성법 Xilinx Memory (RAM/ ROM) 생성법 ModelSim 안에서 Xilinx Library 추가법 3/31 Xilinx ISE Tool 을이용한논리합성법 Create Project Add Source File Synthesize Implement Design Translate Map Place & Route Generate Programming File Generate PROM File 4/31

3 Xilinx ISE Tool 을이용한논리합성법 1) Create Project (File -> New Project) 한글또는특수기호는제외할것 해당 Xilinx FPGA Board 정보로입력할것 New Project 명설정및루트설정 해당 FPGA Board 의정보및시뮬레이션툴설정 5/31 Xilinx ISE Tool 을이용한논리합성법 2) Add Source File 프로젝트안에파일추가시 : ModelSim을통해검증된파일추가 ModelSim 을통해이미 1 차검증된파일을프로젝트에추가 6/31

차적인논리합성결과 Top Entity 를설정하고 Synthesize 선택

Design Translate, Map, Place & Route UCF

4 Xilinx ISE Tool 을이용한논리합성법 3) Synthesize 논리합성시 : 합성이안되는구문또는필요없는 Signal은모두제거 1 차적인논리합성결과 Top Entity 를설정하고 Synthesize 선택 7/31 Xilinx ISE Tool 을이용한논리합성법 4) Implement Design Translate, Map, Place & Route UCF File 예 Implement Design 처리할시 : UCF File 필요 (FPGA Input/ Output Port 확인 ) Implement Design 선택후 Translate, Map, Place & Route 과정확인 Implement Design 선택 8/31

5 Xilinx ISE Tool 을이용한논리합성법 4) Implement Design Translate, Map, Place & Route Memory 및 Logic 사용량확인 논리합성후 Device Utilization Summary 9/31 Xilinx ISE Tool 을이용한논리합성법 5) Generate Programming File 생성된 Bit File 예 논리합성후 Generate Programming File 선택을통해 Bit 파일생성 Generate Programming File 선택 10/31

6 Xilinx ISE Tool 을이용한논리합성법 5) Generate PROM File 1) impact 실행 impact 아이콘 2) Create PROM File (PROM File Formatter) 선택 - 해당 FPGA Xilinx Flash/ PROM 정보를기입후 - 파일포맷 (MCS) 설정및파일명, 루트설정 Impact 실행화면 11/31 Xilinx ISE Tool 을이용한논리합성법 5) Generate PROM File Create PROM File 선택 -> Xilinx Flash/PROM -> 메모리설정 -> 파일포맷 (MCS), 파일명및루트설정 PROM 설정후파일명및루트설정 12/31

7 Xilinx ISE Tool 을이용한논리합성법 5) Generate PROM File 논리합성후 생성된 Bit 파일선택 MCS 생성성공화면 13/31 Xilinx ISE Tool 을이용한논리합성법 5) Generate PROM File 생성된 MCS 파일예 14/31

8 Xilinx ISE Tool 을이용한논리합성법 합성이되지않는 VHDL 구문 15/31 Xilinx ISE Tool 을이용한논리합성법 합성이되지않는 VHDL 예 합성이되지않는문장 16/31

Xilinx Memory 생성법 Core Generator 실행및 Project 생성

Memory) 생성 17/31 1) Core Generator 실행 Core

Project) -Project명기재 - 해당 FPGA 보드정보확인 New

9 Xilinx Memory 생성법 Core Generator 실행및 Project 생성 ROM (Read Only Memory) 생성 RAM (Random Access Memory) 생성 17/31 Xilinx Memory 생성법 Core Generator 실행및 Project 생성 1) Core Generator 실행 Core Generator 아이콘 2) Project 생성 (File -> New Project) -Project명기재 - 해당 FPGA 보드정보확인 New Project 설정화면 18/31

10 Xilinx Memory 생성법 Core Generator 실행및 Project 생성 3) Core Generator 기반의각종 Function 종류확인 New Project 설정완료후 19/31 Xilinx Memory 생성법 RAM (Random Access Memory) 생성 1) Memories & Storage Elements -> >RAM RAMs &ROMs - Block Memory or Distributed Memory 선택 Block Memory Or Distributed Memory 선택여부확인 지원해당 FPGA 사항확인 Memory 생성을위한 RAMs & ROMs Function 선택 20/31

11 Xilinx Memory 생성법 RAM (Random Access Memory) 생성 2) Memory 명및유형선택 Memory 명을생성할메모리종류에맞게기재할것! Dual Port RAM 선택후 dp_480x8 명칭기재 21/31 Xilinx Memory 생성법 RAM (Random Access Memory) 생성 3) Memory 사이즈설정및 Read Enable 신호표기 Memory 사이즈를 Width, Depth 로나누어표기 Read Enable 옵션설정 Memory 사이즈설정및 Read Enable 신호설정 22/31

12 Xilinx Memory 생성법 RAM (Random Access Memory) 생성 4) 생성후생성된파일확인 - Generate를통해생성완료 ModelSim를통해시뮬레이션할시에는.vhd 파일만있어도상관없음. 하지만논리합성시에는.vhd,.xco,.ngc 파일이있어야함. 생성된결과파일 23/31 Xilinx Memory 생성법 ROM (Read Only Memory) 생성 1) Memories & Storage Elements -> >RAM RAMs &ROMs - Block Memory or Distributed Memory 선택 Block Memory Or Distributed Memory 선택여부확인 지원해당 FPGA 사항확인 Memory 생성을위한 RAMs & ROMs Function 선택 24/31

13 Xilinx Memory 생성법 ROM (Read Only Memory) 생성 2) Memory 명및유형선택 Memory 명을생성할메모리종류에맞게기재할것! Single Port ROM 선택후메모리명을 rom_320x8 로기재 25/31 Xilinx Memory 생성법 ROM (Read Only Memory) 생성 3) Memory 사이즈설정및 Read Enable 신호표기 Memory 사이즈를 Width, Depth 로나누어표기 Read Enable 옵션설정 Memory 사이즈설정및 Read Enable 신호설정 26/31

14 Xilinx Memory 생성법 ROM (Read Only Memory) 생성 4) 초기화설정을위한 Coe 파일설정 2진수, 8진수, 16진수형식으로메모리사이즈정보에맞게 Coe파일을설정해준다. Load Init File 를 Coe 파일로설정 27/31 2 진수형식의 Coe 파일예 Xilinx Memory 생성법 ROM (Read Only Memory) 생성 5) 생성후생성된파일확인 - Generate를통해생성완료 ModelSim 를통해시뮬레이션할시에는.vhd,.mif 파일만있어도상관없음. 하지만논리합성시에는.vhd,.xco,.ngc,.coe 파일이있어야함. 생성된결과파일 28/31

15 ModelSim 안에서 Xilinx Library 추가법 Xilinx Core Library 생성법 (Compxlibgui.exe 실행 ) ModelSim 6.5 기준 해당 ModelSim 종류및설치위치확인! 실행 Compxlibgui 파일위치 : C: Xilinx 12.2 ISE_ DS ISE bin nt64 Compxlibgui 실행화면 29/31 ModelSim 안에서 Xilinx Library 추가법 Xilinx Core Library 생성법 (Compxlibgui.exe 실행 ) ModelSim 6.5 기준 완료시 실행 Xilinx 설치파일위치안에.cxl. mit_se.nt64.cmd 파일실행 Xilinx 설치루트샘플 : C: Xilinx 12.2 ISE_DS ISE Compxlibgui 실행화면 30/31

16 ModelSim 안에서 Xilinx Library 추가법 Xilinx Core Library 생성법 (Compxlibgui.exe 실행 ) ModelSim 6.5 기준 Xilinx 설치파일위치안에 Modelsim.ini 파일확인! Xilinx 파일루트샘플 : C: Xilinx 12.2 ISE_DS ISE 확인 생성된파일을 ModelSim 폴더에붙여넣기 ModelSim 설치루트샘플 : C: modeltech_6.5 Xilinx Core Library 생성법 ( 주의사항 ) Xilinx ISE 버전및 ModelSim 버전에따라생성이불가능할수있다. 31/31

_USB JTAG Ver1.0 User's Manual.hwp

_USB JTAG Ver1.0 User's Manual.hwp Table of Contents 1. Size... 1 2. 주요구성품... 2 3. Target Interface Connectors... 3 4. Install... 4 5. 동작설명... 7 1. Size 1.1 W H : 118mm 75mm 1.2 D : 25.2mm http://cafe.naver.com/seogarae 1 2. 주요구성품 2.1 USB