슬라이드 1

Size: px
Start display at page:

Download "슬라이드 1"

Transcription

1 보안회로설계 순차회로 Dong Kyue Kim Hanyang University

2 조합과순차 조합회로 (combinational circuit) Memory가없다. 입력한값에따른출력 출력 = f ( 입력 ) 순차회로 (sequential circuit) Memory가있다. Memory에는회로의현상태가저장 출력은입력과현상태에의해결정 ( 출력, 다음상태 ) = f ( 입력, 상태 ) 2

3 순차회로 Sequential circuit Sequential circuit 의 output 은현재의 input 값과이전의 input 값에의해서결정된다. Latches 와 Flip-flops 가 sequential circuit 중메모리디바이스로많이사용된다. Input Gates Output State 3

4 다양한 Latch 와 Flip-Flops Latches and Flip-Flops Set-Reset Latch Gated D Latch Edge-Triggered D Flip-Flop S-R Flip-Flop J-K Flip-Flop T Flip-Flop Flip-Flops with Additional Inputs 4

5 Latch 와 Flip-Flops Latch E Flip-Flop 5

6 Latch 기초원리 Unstable State 아래와같은회로에서임의의시간에 inverter 입력이 0 이면 inverter 출력은 (b) 와같은진동 (Oscillation) 하게된다. 이회로가진동하는 rate 은 inverter 의전파지연에의해결정된다. (b) 와같은상황을출력이 0 또는 1 로정의되지않았기때문에 Unstable State (output undefined) 라한다. 6

7 Latch 기초원리 Stable State 아래 (a) 회로는두번째 inverter 의출력은 0 으로유지되고, (b) 회로의경우두번째 inverter 의출력은 1 로유지된다. -> Stable State (output defined when input is given) 7

8 Set-Reset Latch (SR Latch) SR Latch S=0 and R=0 인경우. P=1 and Q=0 인 stable state 이다. 위의상태에서 S 값을 0 에서 1 로바꾼다. P=1->0 and Q=0->1 로바뀐다. P=0 and Q=1 인 stable state 이된다. 8

9 Set-Reset Latch (SR Latch) SR Latch 앞의상태에서 S=1->0 로바꾼다. P=0 and Q=1 인상태가유지된다. 위의상태에서 R=0->1 로바꾼다. P=0->1 and Q=1->0 으로바뀐다. 9

10 Set-Reset Latch (SR Latch) SR Latch 앞의상태에서 R=1->0로바꾼다. P=1 and Q=0인상태가유지된다. 회로분석을시작한처음상태로돌아온다. 이회로는출력이현재의입력뿐만아니라과거일련의입력에도의존하므로, 메모리특성이있다고할수있다. 10

11 Set-Reset Latch (SR Latch) SR Latch S=1 and R=1 인경우는고려하지않는다. 두개입력이 (S=R=1) 상태에있으면 P=Q=0 이된다. 이러한경우두개의출력은서로보수관계가되어야하는 Latch 기본동작에위배된다. 또한 S=R=1 에서 S=R=0 으로동시에변하게되면출력이 1,0,1 반복되는불안한상태가된다. 11

12 Set-Reset Latch (SR Latch) SR Latch ( 정리 ) S=1, R=1인경우 : 고려하지않는다. S=0, R=0인경우 : 이전출력값을출력한다.(Q = 이전출력 ) S=1, R=0인경우 : Q = 1 <- Set S=0, R=1인경우 : Q = 0 <- Reset R S Q 0 0 Q 회로도와 symbol 의 Q 의위치가다른것에주의해야한다. 12

13 Set-Reset Latch(SR Latch) Timing Diagram for S-R Latch 입력이변화되면짧은시간 (ε) 후에출력값이변화한다. (ε은 Latch의딜레이를나타낸다.) latch의속도결정 13

14 Gated D Latch Gated D Latch SR-Latch에게이트로구성되어있다. Data input(d) 와 gate input(g) 두개의 input이있다. G=0일때 S=R=0이므로 Q값은바뀌지않는다. 14

15 Edge-Triggered D Flip-Flop Edge-Triggered D Flip-Flop Level-triggered D Latch 2개로구성 D Flip-Flop은 D(data) 과 Ck(clock) 으로구성 D 입력의변화에따라서가아니라 clock에반응하여변화 15

16 Edge-Triggered D Flip-Flop D Flip-Flop 출력이 clock 입력의 0 -> 1 전환시에변화한다면 rising-edge trigger 출력이 clock 입력의 1 -> 0 전환시에변화한다면 falling-edge trigger Clock 입력에 bubble이있는 flip-flop은 falling Edge-Triggered Bubble이없는 flip-flop은 rising Edge-Triggered flip-flop 16

17 Edge-Triggered D Flip-Flop D Flip-Flop Active edge 후의 D flip-flop의상태 (Q + ) 는 active edge에서의입력 (D) 와같다. D Q Q Q = D Timing for D Flip-Flop (Falling-Edge Trigger) 17

18 Flip-Flops with Additional Inputs Flip-Flops with Additional Inputs FF 은 clock 과는독립적으로 FF 을어떤초기상태 (initial state) 로만들기위해부가적인입력을가질수있다. 여기서어떤초기상태란 0 의상태또는 1 의상태를나타낸다. 초기상태를 0 으로만드는입력신호 : Clear (Clr) 초기상태를 1 으로만드는입력신호 : Preset (Pre) Ck D PreN ClrN Q + x x 0 0 (not allowed) x x x x ,1, x 1 1 Q(no change) 18

19 Flip-Flops with Additional Inputs D Flip-Flop with clock Enable FF 의 clock 이나입력값에에관계없이이전데이터값을유지하고싶은경우 Clock 자체의동작을 gating 하는방식 ( 그림 a): clock 지연되어다른 FF 와의동기성을상실 Clock Enable (CE) 을사용하는방식 : CE=1 일때 Q + =D, CE=0 일때 Q + =Q + The characteristic equation : Q = Q CE + D CE + The MUX output ( 그림 c): Q = D = Q CE + D CE in 19

20 Flip-flop 사용법 Rising edge Clock) begin Falling edge Clock) begin 20

21 Synchronous vs Asynchronous Reset (Code) 정의 Clock) if(!synreset) Data_Out <= 0; else Data_Out <= Data_In; Clock or negedge AsynReset) if(!asynreset) Data_Out <= 0; else Data_Out <= Data_In; Synchronous Reset : clock 의 edge 에서 reset 의상태에따라 reset 발생 Asynchronous Reset : clock 의 edge 에서 reset 발생 reset 의 edge 에서도 reset 발생 edge condition 과 if 조건문의극성이일치해야함 always@(posedge clk or negedge AsynReset) if(!asynreset) always@(posedge clk or posedge AsynReset) if(asynreset) 21

22 Synchronous vs Asynchronous Reset (Circuit) Synchronous Reset Reset Data_In Clock D Q _ CK Q Data_Out Asynchronous Reset Data_In Clock D Q _ CK Q Data_Out Reset 22

23 Enable & Reset (Code) 정의 Clock) if(enable) Data_Out <= Data_In; Clock) if(!synreset) Data_Out <= 0; else Data_Out <= Data_In; Enable : Clock 의 edge 에서 Enable = 1 : Data Data_in Enable = 0 : Data 유지 ( 출력 입력피드백발생 ) Synchronous Reset : clock 의 edge 에서 reset 의상태에따라 reset 발생 23

24 Enable vs Reset (Circuit) Enable feedback 발생 Enable Data_In Clock D Q _ CK Q Data_Out Reset Reset Data_In Clock D Q _ CK Q Data_Out 24

25 실습 1

26 시계만들기 - 1 실습 1. 시계만들기 watch.v 파일생성 watch 모듈생성 watch 입출력상세 1-bit input clock 1-bit input reset 5-bit output hour 6-bit output minute 6-bit output second 1 clock = 1 second 를가정하고 hour, minute, second 생성 reset = 1 입력시모두초기화 26

27 시계만들기 코드 1 27

28 시계만들기 코드 2 28

29 실습 2

30 시계검증하기 실습 2. 시계검증 tb 만들기 tb_watch.v 파일생성 tb_watch 모듈생성 reset = 1 입력시 $display 이용하여아래와같은출력생성 ========= reset ========== minute 이변경될때마다 $monitor 이용하여아래와같은출력생성 시간 : 분 ex ) 03 : 30 30

31 Testbench 기본문법 [ 시스템태스크 ] Simulation 에서결과를 display 하는 system task Transcript 에출력됨 $time 시뮬레이션의현재시간을나타낸다. $display C언어의 printf와용법이비슷하다. 시뮬레이션실행시실행창에내용 1회출력한다. 변수값, 문자열, 수식등을출력하는용도로사용한다. ex) $display( i = %d,i ); $monitor 연결한레지스터나와이어의값이변할때마다그값을계속해서출력한다. ex) $monitor($time, %d%dmin %d%dsec, highm, lowm, highs, lows); 31

32 System Task Example display / monitor Test Stimulus 값이변할때마다계속출력 START 문구를한번출력 START 출력 값이변할때마다계속출력한다. 14

33 시계검증하기 코드예시 33

34 Blocking Assignment Blocking Assignment : = 사용 하나의대입이끝난후다음대입 ( 기술순서에영향 O) assignment 가바로발생 wire [3:0] A, B, C, D; CLK) begin C = B; B = A; A = D; 처리전의초기값 A=5; B=3; C=10; D=2; 처리결과 A=2; B=5; C=3; D=2; wire [3:0] A, B, C, D; CLK) begin A = D; C = B; B = A; 처리전의초기값 A=5; B=3; C=10; D=2; 처리전의초기값 A=2; B=2; C=3; D=2; 34

35 Non-Blocking Assignment Non-blocking Assignment : <= 사용 대입식의오른쪽처리후왼쪽에대입 ( 기술순서에영향 X) clock cycle 의끝단에서 assignment wire [3:0] A, B, C, D; CLK) begin C <= B; B <= A; A <= D; 처리전의초기값 A=5; B=3; C=10; D=2; 처리결과 A=2; B=5; C=3; D=2; wire [3:0] A, B, C, D; CLK) begin A <= D; C <= B; B <= A; 처리전의초기값 A=5; B=3; C=10; D=2; 처리전의초기값 A=2; B=5; C=3; D=2; 35

36 Blocking/Non-Blocking Assignment (Code) 실제사용시차이점 combination circuit 에서는차이점이없음 sequential circuit 에서두개이상의 assignment 가일어날때차이점발생 Clock) begin Intermediate_Variable = In_A & In_B; Data_Out <= Intermediate_Variable; blocking assignment Intermediate_Variable 바로갱신 갱신된값이 Data_Out 에저장 Clock) begin Intermediate_Variable <= In_A & In_B; Data_Out <= Intermediate_Variable; non-blocking assignment cycle 의끝에서할당 Data_Out 에갱신전 Intermediate_Variable 값이저장 36

37 Blocking/Non-Blocking Assignment (Circuit) 실제사용시차이점 blocking assignment In_A In_B Data_out Clock non-blocking assignment In_A In_B Intermediate_Variable Data_out Clock 37

38 Blocking/Non-Blocking Assignment Flip-Flop 의입 / 출력을분리하여사용 clock) begin if(sec == 6'd59) sec <= 0; else sec <= sec + 6'd1; if(sec == 6'd59 && min == 6'd59) min <= 0; else if(sec == 6'd59) min <= min + 6'd1; else min <= min; sec sec 해결방법 clock) begin c_sec <= n_sec c_min <= n_min * if(c_sec == 6'd59) n_sec = 0; else n_sec = c_sec + 6'd1; if(c_sec == 6'd59 && c_min == 6'd59) n_min <= 0; else if(c_sec == 6'd59) n_min <= c_min + 6'd1; else n_min <= c_min; n_sec c_sec Clock Clock 38

39 실습 3

40 시계만들기 실습 3. 시계만들기 실습 1. 에서만든 watch 모듈을수정할것. 앞의예시에따라 Flip-Flop 의입 / 출력을분리하여사용 레지스터입 / 출력 n_hour, c_hour n_minute, c_minute n_second, c_second 40

41 Latch vs. Flip-flop Latch enable = 1 인동안 ( 또는 0 인동안 ) 현재상태유지 level sensitive Flip-flop clock 이변화하는순간 (0 1 또는 1 0) 에만입력신호를받아들임 2 개의 latch 로구성 edge sensitive D G Q _ Q D G Q _ Q X Q 0 1 _ Q 1 0 D Latch D Q _ CK Q _ D CK Q Q 0 1 X X 0 1 D Flip-flip 0 1 Q Q 1 _ 0 Q_ Q 41

42 Latch Latch 의역할 현재값을유지해주어야할때발생한다. Example Clock 1 : 입력 D 가출력 Q 로전달 Clock 0 : 입력이출력에영향 X, 출력유지 42

43 Inferred Latch 정의 If/case 에서모든 branch 에대해정의되어있지않을때발생하는 Latch Asynchronous latch In_A Data_out Latch Enable clock 이없음 막아야하는이유 모든 flip-flop이같은 clock에서컨트롤되는 synchronous 선호 Difficulty with accurate timing analysis Unpredictable behavior 43

44 Solution of Inferred Latch : if If 문 모든 branch 에대해정의 초기값설정 or In_A) begin if(enable) begin Data_Out = In_A; 해결방법 if(enable) begin Data_Out = In_A; else begin Data_Out = In_B; Data_Out = In_B; if(enable) begin Data_Out = In_A; 44

45 Solution of Inferred Latch : Case Case 문 default 사용 초기값설정 begin case(data_in) 0 : Data_Out = In_A; 1 : Data_Out = In_B; case 해결방법 begin case(data_in) 0 : Data_Out = In_A; 1 : Data_Out = In_B; default : Data_Out = In_A; case begin Data_out = In_A; case(data_in) 0 : Data_Out = In_A; 1 : Data_Out = In_B; case 45

46 실습 4

47 시계만들기 실습 4. 시계만들기 실습 3. 에서만든 watch 모듈을수정할것. 앞의예시에따라 Inferred Latch 방지를위한초기값사용 47

48 시계만들기 최종코드 48

PowerPoint 프레젠테이션

PowerPoint 프레젠테이션 Verilog: Finite State Machines CSED311 Lab03 Joonsung Kim, joonsung90@postech.ac.kr Finite State Machines Digital system design 시간에배운것과같습니다. Moore / Mealy machines Verilog 를이용해서어떻게구현할까? 2 Finite State

More information

슬라이드 1

슬라이드 1 보안회로설계 모델심설치 & Verilog testbench 기초문법 Dong Kyue Kim Hanyang University dqkim@hanyang.ac.kr 모델심설치 ModelSim ModelSim Made by Mentor HDL simulator VHDL, Verilog, System Verilog and optional SystemC HDL 에의해합성될회로의동작과정과결과예상

More information

Microsoft PowerPoint - hw4.ppt [호환 모드]

Microsoft PowerPoint - hw4.ppt [호환 모드] 4.1 initial 과 always Chapter 4 Verilog의특징 보통의 programming언어와같은 procedural statement을제공 추상적인 behavioral model 기술에사용 순차적으로수행하는보통의 programming 언어와는다르게병렬적으로수행하는언어임 module Behavioral Model 논리설계 병렬수행 module

More information

디지털공학 5판 7-8장

디지털공학 5판 7-8장 Flip-Flops c h a p t e r 07 7.1 7.2 7.3 7.4 7.5 7.6 7.7 7.8 7.9 7.10 7.11 292 flip flop Q Q Q 1 Q 0 set ON preset Q 0 Q 1 resetoff clear Q Q 1 2 SET RESET SET RESET 7 1 crossednand SET RESET SET RESET

More information

9장 순차논리 회로

9장 순차논리 회로 9 장순차논리회로 순차논리회로개요 현재의입력과이전의출력상태에의해현재출력이결정되는회로 현재상태가다음상태의출력에영향을미치는논리회로 순차논리회로의구성도 X (t) Combination Logic Y (t) Y (t-1) Memory element Clock Timing delay device 2 9.1 동기식순차논리회로와비동기식순차회로 동기식순차회로 모든논리회로의동작이일정한신호에의해동작하는회로

More information

수없기때문에간단한부분으로나눠서구현하고, 이를다시합침으로써전체를구현하게 된다. 실험에서는이미구현된 4-Bit ALU인 74LS181 Chip을사용한다. 이 Chip은 4-bit의 Data input A, B와 Selection input 4 bit, Carry In 1

수없기때문에간단한부분으로나눠서구현하고, 이를다시합침으로써전체를구현하게 된다. 실험에서는이미구현된 4-Bit ALU인 74LS181 Chip을사용한다. 이 Chip은 4-bit의 Data input A, B와 Selection input 4 bit, Carry In 1 Experiment 6. Use of Arithmetic Logic Unit and Flip-Flops Abstract 본실험에서는현대 CPU의가장근간이되는 Unit인산술및논리연산기 (Arithmetic Logic Unit, ALU) 와순차회로 (Sequential Circuit) 을이루는대표적인기억소자인플립플롭 (Flip-flop) 의기능을익히며, 간단한연산회로와순차회로를구현해본다.

More information

Microsoft PowerPoint - DSD03_verilog3b.pptx

Microsoft PowerPoint - DSD03_verilog3b.pptx 한국기술교육대학교 장영조 한국기술교육대학교전기전자통신공학부 2 . 조합회로설계 2. 순차회로설계 3. FSM 회로설계 4. ASM 을사용한설계 한국기술교육대학교전기전자통신공학부 3 input clk 유한상태머신 (Finite State Machine; FSM) 지정된수의상태로상태들간의천이에의해출력을생성하는회로 디지털시스템의제어회로구성에사용 Moore 머신 :

More information

논리회로설계 6 장 성공회대학교 IT 융합학부 1

논리회로설계 6 장 성공회대학교 IT 융합학부 1 논리회로설계 6 장 성공회대학교 IT 융합학부 제 6 장플립플롭 조합회로 현재의입력상태에의해출력이결정 과거의상태에의해영향받지않음 순차회로 현재의입력 기억소자에기억된과거의입력의조합에의해출력이결정됨 조합회로를위한논리게이트 + 기억소자 순차회로의기억소자 플립플롭 (Flip Flop, F/F) 플립플롭 래치 (latch) 비트의정보를저장 플립플롭중가장간단한형태동기형플립플롭

More information

ºÎ·ÏB

ºÎ·ÏB B B.1 B.2 B.3 B.4 B.5 B.1 2 (Boolean algebra). 1854 An Investigation of the Laws of Thought on Which to Found the Mathematical Theories of Logic and Probabilities George Boole. 1938 MIT Claude Sannon [SHAN38].

More information

Microsoft PowerPoint - CHAP-01 [호환 모드]

Microsoft PowerPoint - CHAP-01 [호환 모드] 컴퓨터구성 Lecture #2 Chapter : Digital Logic Circuits Spring, 203 컴퓨터구성 : Spring, 203: No. - Digital Computer Definition Digital vs. nalog Digital computer is a digital system that performs various computational

More information

Microsoft Word - logic2005.doc

Microsoft Word - logic2005.doc 제 8 장 Counters 실험의목표 - Catalog counter 의동작원리에대하여익힌다. - 임의의 counter를통하여 FSM 구현방법을익힌다. - 7-segment display 의동작원리를이해한다. 실험도움자료 1. 7-segment display 7-segment는디지털회로에서숫자를표시하기위하여가장많이사용하는소자이다. 이름에서알수있듯이 7개의 LED(

More information

비트와바이트 비트와바이트 비트 (Bit) : 2진수값하나 (0 또는 1) 를저장할수있는최소메모리공간 1비트 2비트 3비트... n비트 2^1 = 2개 2^2 = 4개 2^3 = 8개... 2^n 개 1 바이트는 8 비트 2 2

비트와바이트 비트와바이트 비트 (Bit) : 2진수값하나 (0 또는 1) 를저장할수있는최소메모리공간 1비트 2비트 3비트... n비트 2^1 = 2개 2^2 = 4개 2^3 = 8개... 2^n 개 1 바이트는 8 비트 2 2 비트연산자 1 1 비트와바이트 비트와바이트 비트 (Bit) : 2진수값하나 (0 또는 1) 를저장할수있는최소메모리공간 1비트 2비트 3비트... n비트 2^1 = 2개 2^2 = 4개 2^3 = 8개... 2^n 개 1 바이트는 8 비트 2 2 진수법! 2, 10, 16, 8! 2 : 0~1 ( )! 10 : 0~9 ( )! 16 : 0~9, 9 a, b,

More information

wire [n-1:0] a, b, c, d, e, f, g, h; wire [n-1:0] x; // internal wires wire [n-1:0] tmp0, tmp1, tmp2, tmp3, tmp4, tmp5; mux_2to1 mux001 (.x(tmp0),.a(a

wire [n-1:0] a, b, c, d, e, f, g, h; wire [n-1:0] x; // internal wires wire [n-1:0] tmp0, tmp1, tmp2, tmp3, tmp4, tmp5; mux_2to1 mux001 (.x(tmp0),.a(a [2010 년디지털시스템설계및실험중간고사 1 답안지 ] 출제 : 채수익 Verilog 문법채점기준 ( 따로문제의채점기준에명시되어있지않아도적용되어있음 ) (a) output이 always 문에서사용된경우, reg로선언하지않은경우 (-1 pts) (b) reg, wire를혼동하여사용한경우 (-1 pts) (c) always @( ) 에서모든 input을 sensitivity

More information

Microsoft Word - logic2005.doc

Microsoft Word - logic2005.doc 제 7 장 Flip-Flops and Registers 실험의목표 - S-R Latch 의동작을이해하도록한다. - Latch 와 Flip-flop 의차이를이해한다. - D-FF 과 JK-FF 의동작원리를이해한다. - Shift-register MSI 의동작을익히도록한다. - Timing 시뮬레이션방법에대하여습득한다. 실험도움자료 1. Universal Shift

More information

MAX+plus II Getting Started - 무작정따라하기

MAX+plus II Getting Started - 무작정따라하기 무작정 따라하기 2001 10 4 / Version 20-2 0 MAX+plus II Digital, Schematic Capture MAX+plus II, IC, CPLD FPGA (Logic) ALTERA PLD FLEX10K Series EPF10K10QC208-4 MAX+plus II Project, Schematic, Design Compilation,

More information

슬라이드 1

슬라이드 1 마이크로컨트롤러 2 (MicroController2) 2 강 ATmega128 의 external interrupt 이귀형교수님 학습목표 interrupt 란무엇인가? 기본개념을알아본다. interrupt 중에서가장사용하기쉬운 external interrupt 의사용방법을학습한다. 1. Interrupt 는왜필요할까? 함수동작을추가하여실행시키려면? //***

More information

<4D F736F F F696E74202D20BBB7BBB7C7D15F FBEDFB0A3B1B3C0B05FC1A638C0CFC2F72E BC8A3C8AF20B8F0B5E55D>

<4D F736F F F696E74202D20BBB7BBB7C7D15F FBEDFB0A3B1B3C0B05FC1A638C0CFC2F72E BC8A3C8AF20B8F0B5E55D> 뻔뻔한 AVR 프로그래밍 The Last(8 th ) Lecture 유명환 ( yoo@netplug.co.kr) INDEX 1 I 2 C 통신이야기 2 ATmega128 TWI(I 2 C) 구조분석 4 ATmega128 TWI(I 2 C) 실습 : AT24C16 1 I 2 C 통신이야기 I 2 C Inter IC Bus 어떤 IC들간에도공통적으로통할수있는 ex)

More information

전자실습교육 프로그램

전자실습교육 프로그램 제 5 장 신호의 검출 측정하고자 하는 신호원에서 발생하는 신호를 검출(detect)하는 것은 물리측정의 시작이자 가장 중요한 일이라고 할 수가 있습니다. 그 이유로는 신호의 검출여부가 측정의 성패와 동의어가 될 정도로 밀접한 관계가 있기 때문입니다. 물론 신호를 검출한 경우라도 제대로 검출을 해야만 바른 측정을 할 수가 있습니다. 여기서 신호의 검출을 제대로

More information

Microsoft PowerPoint - ICCAD_Digital_lec03.ppt [호환 모드]

Microsoft PowerPoint - ICCAD_Digital_lec03.ppt [호환 모드] IC-CAD CAD 실험 Lecture 3 장재원 주문형반도체 (ASIC * ) 설계흐름도개요 Lecture 2 REVIEW ASIC Spec. Front-end design Logic design Logic synthesis Behavioral-level design Structural-level design Schematic editor *Analog 회로설계시

More information

Microsoft Word - 제6장 Beyond Simple Logic Gate.doc

Microsoft Word - 제6장 Beyond Simple Logic Gate.doc 제 6 장 Beyond Simple Logic Gate 실험의목표 - MUX, DEMUX의동작을이해하도록한다. - encoder 와 decoder 의원리를익히고 MUX, DEMUX 와비교를해본다. - MUX 를이용하여조합회로를설계해본다. - tri-state gate 와 open-collector gate 의특성에대하여알아본다. 잘못된사용법에대하여어떤결과가발생하는지확인해본다.

More information

歯Chap1-Chap2.PDF

歯Chap1-Chap2.PDF ASIC Chip Chip Chip Proto-Type Chip ASIC Design Flow(Front-End) ASIC VHDL Coding VHDL Simulation Schematic Entry Synthesis Test Vector Gen Test Vector Gen Pre-Simulation Pre-Simulation Timing Verify Timing

More information

PowerPoint 프레젠테이션

PowerPoint 프레젠테이션 생체계측 디지털논리회로 Prof. Jae Young Choi ( 최재영교수 ) 생체계측 (2014 Fall) Prof. Jae Young Choi Section 01 논리게이트 디지털컴퓨터에서모든정보는 0 또는 1 을사용하여표현 게이트 (gate) 0, 1 의이진정보를처리하는논리회로여러종류가존재동작은부울대수를이용하여표현입력과출력의관계는진리표로표시 2 ND 게이트

More information

MAX+plusⅡ를 이용한 설계

MAX+plusⅡ를 이용한 설계 Digital System Design with Verilog HDL - Combinational Logic Lab. Gate Circuit AND, OR, NOT 게이트들로이루어진멀티플렉서기능의논리회로구현멀티플렉서 : 여러개의입력중하나를선택하여출력하는기능모듈입력 s=: 단자 a 의값이단자 z 로출력입력 s=: 단자 b 의값이단자 z 로출력 File name

More information

Microsoft PowerPoint - ICCAD_Analog_lec01.ppt [호환 모드]

Microsoft PowerPoint - ICCAD_Analog_lec01.ppt [호환 모드] Chapter 1. Hspice IC CAD 실험 Analog part 1 Digital circuit design 2 Layout? MOSFET! Symbol Layout Physical structure 3 Digital circuit design Verilog 를이용한 coding 및 function 확인 Computer 가알아서해주는 gate level

More information

<4D F736F F F696E74202D20BBB7BBB7C7D15F FBEDFB0A3B1B3C0B05FC1A634C0CFC2F72E BC8A3C8AF20B8F0B5E55D>

<4D F736F F F696E74202D20BBB7BBB7C7D15F FBEDFB0A3B1B3C0B05FC1A634C0CFC2F72E BC8A3C8AF20B8F0B5E55D> 뻔뻔한 AVR 프로그래밍 The 4 th Lecture 유명환 ( yoo@netplug.co.kr) 1 시간 (Time) 에대한정의 INDEX 2 왜타이머 (Timer) 와카운터 (Counter) 인가? 3 ATmega128 타이머 / 카운터동작구조 4 ATmega128 타이머 / 카운터관련레지스터 5 뻔뻔한노하우 : 레지스터비트설정방법 6 ATmega128

More information

<4D F736F F F696E74202D20332EB5F0C1F6C5D0C8B8B7CEBFCD20B1B8C7F62E >

<4D F736F F F696E74202D20332EB5F0C1F6C5D0C8B8B7CEBFCD20B1B8C7F62E > 디지털회로 디지털논리의표현 디지털회로 디지털회로구현 dolicom@naver.com http://blog.naver.com/dolicom 논리 논리게이트 논리게이트 논리게이트 (Logic gate) 또는 로구성된 2 진정보를취급하는논리회 (logic circuit) 일반적으로 2 개이상의입력단자와하나의출력단자 기본게이트 : AND OR NOT 기본게이트로부터

More information

Microsoft PowerPoint - verilog문법new.ppt

Microsoft PowerPoint - verilog문법new.ppt Verilog HDL Syntax HDL 이란? HDL(Hardware Description Language) VLSI 설계가복잡도증가및 time-to-market 감소 GLM 의 schematic 설계불가능 HDL 언어를이용한시스템및회로수준구현보편화 하드웨어기술언어논리회로의프로그래밍언어에의한표현네트리스트및프로그래밍언어적표현 다양한하드웨어설계방법지원 Structural

More information

Microsoft PowerPoint - Verilog_Summary.ppt

Microsoft PowerPoint - Verilog_Summary.ppt Verilog HDL Summury by 강석태 2006 년 3 월 1 Module module < 모듈이름 >(< 포트리스트 >) < 모듈내용 > endmodule C 언어의함수 (Function) 와같은개념. 대소문자구분. 예약어는소문자로만쓴다. 이름은영문자, 숫자, 언더바 (_) 만허용한다. 문장의끝은항상세미콜론 (;) 으로끝난다. end~ 로시작하는예약어에는

More information

Microsoft Word doc

Microsoft Word doc 2. 디바이스드라이버 [ DIO ] 2.1. 개요 타겟보드의데이터버스를이용하여 LED 및스위치동작을제어하는방법을설명하겠다. 2.2. 회로도 2.3. 준비조건 ARM 용크로스컴파일러가설치되어있어야한다. 하드웨어적인점검을하여정상적인동작을한다고가정한다. NFS(Network File System) 를사용할경우에는 NFS가마운트되어있어야한다. 여기서는소스전문을포함하지않았다.

More information

À̵¿·Îº¿ÀÇ ÀÎÅͳݱâ¹Ý ¿ø°ÝÁ¦¾î½Ã ½Ã°£Áö¿¬¿¡_.hwp

À̵¿·Îº¿ÀÇ ÀÎÅͳݱâ¹Ý ¿ø°ÝÁ¦¾î½Ã ½Ã°£Áö¿¬¿¡_.hwp l Y ( X g, Y g ) r v L v v R L θ X ( X c, Yc) W (a) (b) DC 12V 9A Battery 전원부 DC-DC Converter +12V, -12V DC-DC Converter 5V DC-AC Inverter AC 220V DC-DC Converter 3.3V Motor Driver 80196kc,PWM Main

More information

PRO1_09E [읽기 전용]

PRO1_09E [읽기 전용] Siemens AG 1999 All rights reserved File: PRO1_09E1 Information and - ( ) 2 3 4 5 Monitor/Modify Variables" 6 7 8 9 10 11 CPU 12 Stop 13 (Forcing) 14 (1) 15 (2) 16 : 17 : Stop 18 : 19 : (Forcing) 20 :

More information

v6.hwp

v6.hwp 93 6 장순차회로모델링 이장에서는앞에서배운여러가지모델링방법에대한지식을바탕으로많이사용되는기본적인순차회로블록들의모델링과순차회로설계방법에대해서배운다. 6. 레지스터 레지스터는 n-bit 데이터를저장하는기억소자이다. 데이터의저장은클럭에동기가되어이루어진다. 그림 6.은전형적인레지스터의블록도와동작표이다. register D D D2 D3 Load Reset Q Q Q2

More information

동기순차회로 p 조합논리회로 combinational logic circuit) v 출력이현재의입력에의해서만결정되는논리회로 p 순차논리회로 sequential logic circuit) v 현재의입력과이전의출력상태에의해서출력이결정 v 동기순차논리회로와비동기순차논리회로로

동기순차회로 p 조합논리회로 combinational logic circuit) v 출력이현재의입력에의해서만결정되는논리회로 p 순차논리회로 sequential logic circuit) v 현재의입력과이전의출력상태에의해서출력이결정 v 동기순차논리회로와비동기순차논리회로로 9 장동기순차회로 동기순차회로 p 조합논리회로 combinational logic circuit) v 출력이현재의입력에의해서만결정되는논리회로 p 순차논리회로 sequential logic circuit) v 현재의입력과이전의출력상태에의해서출력이결정 v 동기순차논리회로와비동기순차논리회로로분류. v v v 동기순차회로 : 클록펄스에의해서동작하는회로 비동기순차회로

More information

Microsoft PowerPoint - ICCAD_Digital_lec02.ppt [호환 모드]

Microsoft PowerPoint - ICCAD_Digital_lec02.ppt [호환 모드] IC-CAD CAD 실험 Lecture 2 장재원 주문형반도체 (ASIC * ) 설계흐름도개요 Lecture 1 REVIEW ASIC Spec. Front-end design Logic design Logic synthesis Behavioral-level design Structural-level design Schematic editor *Analog 회로설계시

More information

Ver. T3_DWS.UTP-1.0 Unit Testing Plan for Digital Watch System Test Plan Test Design Specification Test Cases Specification Date Team Infor

Ver. T3_DWS.UTP-1.0 Unit Testing Plan for Digital Watch System Test Plan Test Design Specification Test Cases Specification Date Team Infor Unit Testing Plan for Digital Watch System Test Plan Test Design Specification Test Cases Specification Date 2012-10-25 Team Information Sanghyun Yoon shyoon.dslab@gmail.com Dependable Software Laboratory

More information

API 매뉴얼

API 매뉴얼 PCI-TC03 API Programming (Rev 1.0) Windows, Windows2000, Windows NT, Windows XP and Windows 7 are trademarks of Microsoft. We acknowledge that the trademarks or service names of all other organizations

More information

Microsoft PowerPoint - es-arduino-lecture-03

Microsoft PowerPoint - es-arduino-lecture-03 임베디드시스템개론 : Arduino 활용 Lecture #3: Button Input & FND Control 2012. 3. 25 by 김영주 강의목차 디지털입력 Button switch 입력 Button Debounce 7-Segment FND : 직접제어 7-Segment FND : IC 제어 2 디지털입력 : Switch 입력 (1) 실습목표 아두이노디지털입력처리실습

More information

untitled

untitled Logic and Computer Design Fundamentals Chapter 4 Combinational Functions and Circuits Functions of a single variable Can be used on inputs to functional blocks to implement other than block s intended

More information

歯15-ROMPLD.PDF

歯15-ROMPLD.PDF MSI & PLD MSI (Medium Scale Integrate Circuit) gate adder, subtractor, comparator, decoder, encoder, multiplexer, demultiplexer, ROM, PLA PLD (programmable logic device) fuse( ) array IC AND OR array sum

More information

chap 5: Trees

chap 5: Trees 5. Threaded Binary Tree 기본개념 n 개의노드를갖는이진트리에는 2n 개의링크가존재 2n 개의링크중에 n + 1 개의링크값은 null Null 링크를다른노드에대한포인터로대체 Threads Thread 의이용 ptr left_child = NULL 일경우, ptr left_child 를 ptr 의 inorder predecessor 를가리키도록변경

More information

Microsoft Word - PLC제어응용-2차시.doc

Microsoft Word - PLC제어응용-2차시.doc 과정명 PLC 제어응용차시명 2 차시. 접점명령 학습목표 1. 연산개시명령 (LOAD, LOAD NOT) 에대하여설명할수있다. 2. 직렬접속명령 (AND, AND NOT) 에대하여설명할수있다. 3. 병렬접속명령 (OR, OR NOT) 에대하여설명할수있다. 4.PLC의접점명령을가지고간단한프로그램을작성할수있다. 학습내용 1. 연산개시명령 1) 연산개시명령 (LOAD,

More information

RVC Robot Vaccum Cleaner

RVC Robot Vaccum Cleaner RVC Robot Vacuum 200810048 정재근 200811445 이성현 200811414 김연준 200812423 김준식 Statement of purpose Robot Vacuum (RVC) - An RVC automatically cleans and mops household surface. - It goes straight forward while

More information

한국기술교육대학교장영조 한국기술교육대학교전기전자통신공학부 1

한국기술교육대학교장영조 한국기술교육대학교전기전자통신공학부 1 한국기술교육대학교장영조 한국기술교육대학교전기전자통신공학부 1 본슬라이드는 M. Morris Mano and Charles Kime 의 Logic and Computer Design Fundamentals 의내용을참조하였습니다. 한국기술교육대학교전기전자통신공학부 2 1. 레지스터전송과데이터처리장치 2. 순차진행과제어 3. 명령어구조 (Instruction Set

More information

Microsoft PowerPoint - [2009] 02.pptx

Microsoft PowerPoint - [2009] 02.pptx 원시데이터유형과연산 원시데이터유형과연산 원시데이터유형과연산 숫자데이터유형 - 숫자데이터유형 원시데이터유형과연산 표준입출력함수 - printf 문 가장기본적인출력함수. (stdio.h) 문법 ) printf( Test printf. a = %d \n, a); printf( %d, %f, %c \n, a, b, c); #include #include

More information

Microsoft PowerPoint - M07_RTL.ppt [호환 모드]

Microsoft PowerPoint - M07_RTL.ppt [호환 모드] 제 7 장레지스터이동과데이터처리장치 - 디지털시스템의구성 data path 모듈 : 데이터처리, 레지스터, 연산기, MUX, control unit 모듈 : 제어신호발생, 연산의순서지정 - register transfer operation : reg 데이터이동 / 처리 reg set,operation, sequence control - micro-operation

More information

실험 5

실험 5 실험. OP Amp 의기초회로 Inverting Amplifier OP amp 를이용한아래와같은 inverting amplifier 회로를고려해본다. ( 그림 ) Inverting amplifier 위의회로에서 OP amp의 입력단자는 + 입력단자와동일한그라운드전압, 즉 0V를유지한다. 또한 OP amp 입력단자로흘러들어가는전류는 0 이므로, 저항에흐르는전류는다음과같다.

More information

도 1 명세서 도면의 간단한 설명 도 1은 본 발명의 바람직한 실시예에 따른 데이터 송수신 장치의 회로도이다. 도 2는 도 1에 도시된 등화기의 일 실시예를 보여주는 회로도이다. 도 3은 도 1에 도시된 프리엠퍼시스 회로의 일 실시예를 보여주는 회로도이다. 도 4는 본

도 1 명세서 도면의 간단한 설명 도 1은 본 발명의 바람직한 실시예에 따른 데이터 송수신 장치의 회로도이다. 도 2는 도 1에 도시된 등화기의 일 실시예를 보여주는 회로도이다. 도 3은 도 1에 도시된 프리엠퍼시스 회로의 일 실시예를 보여주는 회로도이다. 도 4는 본 (51) Int. Cl. 7 H04B 3/04 (19)대한민국특허청(KR) (12) 등록특허공보(B1) (45) 공고일자 (11) 등록번호 (24) 등록일자 2005년08월24일 10-0509949 2005년08월17일 (21) 출원번호 10-2003-0082348 (65) 공개번호 10-2005-0048423 (22) 출원일자 2003년11월19일 (43)

More information

API 매뉴얼

API 매뉴얼 PCI-DIO12 API Programming (Rev 1.0) Windows, Windows2000, Windows NT and Windows XP are trademarks of Microsoft. We acknowledge that the trademarks or service names of all other organizations mentioned

More information

Microsoft PowerPoint - DSD03_verilog3a.pptx

Microsoft PowerPoint - DSD03_verilog3a.pptx 한국기술교육대학교 장영조 한국기술교육대학교전기전자통신공학부 2 1. 조합회로설계 2. 순차회로설계 3. FSM 회로설계 4. ASM 을사용한설계 한국기술교육대학교전기전자통신공학부 3 조합논리회로의형태와설계에사용되는 Verilog 구문 조합논리회로의형태 조합논리회로설계에사용되는 Verilog 구문 논리합성이지원되지않는 Verilog 구문 논리게이트 Multiplexer

More information

Libero Overview and Design Flow

Libero Overview and Design Flow Libero Overview and Design Flow Libero Integrated Orchestra Actel Macro Builder VDHL& VeriogHDL Editor ViewDraw Schematic Entry Synplicify for HDL Synthesis Synapticad Test Bench Generator ModelSim

More information

untitled

untitled 1... 2 System... 3... 3.1... 3.2... 3.3... 4... 4.1... 5... 5.1... 5.2... 5.2.1... 5.3... 5.3.1 Modbus-TCP... 5.3.2 Modbus-RTU... 5.3.3 LS485... 5.4... 5.5... 5.5.1... 5.5.2... 5.6... 5.6.1... 5.6.2...

More information

[8051] 강의자료.PDF

[8051] 강의자료.PDF CY AC F0 RS1 RS0 OV - P 0xFF 0x80 0x7F 0x30 0x2F 0x20 0x1F 0x18 0x17 0x10 0x0F 0x08 0x07 0x00 0x0000 0x0FFF 0x1000 0xFFFF 0x0000 0xFFFF RAM SFR SMOD - - - GF1 GF0 PD IDL 31 19 18 9 12 13 14 15 1 2 3 4

More information

Microsoft PowerPoint - 3ÀÏ°_º¯¼ö¿Í »ó¼ö.ppt

Microsoft PowerPoint - 3ÀÏ°_º¯¼ö¿Í »ó¼ö.ppt 변수와상수 1 변수란무엇인가? 변수 : 정보 (data) 를저장하는컴퓨터내의특정위치 ( 임시저장공간 ) 메모리, register 메모리주소 101 번지 102 번지 변수의크기에따라 주로 byte 단위 메모리 2 기본적인변수형및변수의크기 변수의크기 해당컴퓨터에서는항상일정 컴퓨터마다다를수있음 short

More information

ATmega128

ATmega128 ATmega128 외부인터럽트실습 Prof. Jae Young Choi ( 최재영교수 ) (2015 Spring) Prof. Jae Young Choi 외부인터럽트실험 외부인터럽트를사용하기위해관렦레지스터를설정 일반적으로 I/O 포트에대한설정이끝난후에외부인터럽트나타이머 / 카운터설정 PE4~7 번까지 4 개의외부인터럽트 INT4~INT7 까지사용 외부인터럽트사용법요약

More information

Microsoft PowerPoint - 30.ppt [호환 모드]

Microsoft PowerPoint - 30.ppt [호환 모드] 이중포트메모리의실제적인고장을고려한 Programmable Memory BIST 2010. 06. 29. 연세대학교전기전자공학과박영규, 박재석, 한태우, 강성호 hipyk@soc.yonsei.ac.kr Contents Introduction Proposed Programmable Memory BIST(PMBIST) Algorithm Instruction PMBIST

More information

PowerPoint Presentation

PowerPoint Presentation 5 불대수 IT CookBook, 디지털논리회로 - 2 - 학습목표 기본논리식의표현방법을알아본다. 불대수의법칙을알아본다. 논리회로를논리식으로논리식을논리회로로표현하는방법을알아본다. 곱의합 (SOP) 과합의곱 (POS), 최소항 (minterm) 과최대항 (mxterm) 에대해알아본다. 01. 기본논리식의표현 02. 불대수법칙 03. 논리회로의논리식변환 04.

More information

REVERSIBLE MOTOR 표지.gul

REVERSIBLE MOTOR 표지.gul REVERSIBLE MOTOR NEW H-SERIES REVERSIBLE MOTOR H-EX Series LEAD WIRE w RH 1PHASE 4 POLE PERFORMANCE DATA (DUTY : Min.) MOTOR OUTPUT VOLTAGE (V) FREQUENCY (Hz) INPUT CURRENT (ma) RATING SPEED (rpm) STARTING

More information

Poison null byte Excuse the ads! We need some help to keep our site up. List 1 Conditions 2 Exploit plan 2.1 chunksize(p)!= prev_size (next_chunk(p) 3

Poison null byte Excuse the ads! We need some help to keep our site up. List 1 Conditions 2 Exploit plan 2.1 chunksize(p)!= prev_size (next_chunk(p) 3 Poison null byte Excuse the ads! We need some help to keep our site up. List 1 Conditions 2 Exploit plan 2.1 chunksize(p)!= prev_size (next_chunk(p) 3 Example 3.1 Files 3.2 Source code 3.3 Exploit flow

More information

2009년2학기 임베디드시스템 응용

2009년2학기 임베디드시스템 응용 마이크로컨트롟러기초 (#514112 ) #3. 컴퓨터구조기초 핚림대학교젂자공학과이선우 주요학습내용 컴퓨터시스템구조기초 디지털논리회로관련용어, 장치기초 컴퓨터시스템구조관련기초내용 참고문헌 논리회로이롞, 실습, 시뮬레이션, 임석구, 홍경호, 핚빛미디어, 2007 알기쉽게해설핚컴퓨터구조완성, 조경산저, 이핚출판사 2 Typical digital signal TTL

More information

2009년2학기 임베디드시스템 응용

2009년2학기 임베디드시스템 응용 마이크로컨트롤러기초 (#514112 ) #.7 Basic Timer1 기초 핚림대학교젂자공학과이선우 Contents Digital Counter Basics MSP430x4xx Timers Overview Basic Timer 1 Example program Digital Counter & Timer Counter Basics Digital counter (

More information

DE1-SoC Board

DE1-SoC Board 실습 1 개발환경 DE1-SoC Board Design Tools - Installation Download & Install Quartus Prime Lite Edition http://www.altera.com/ Quartus Prime (includes Nios II EDS) Nios II Embedded Design Suite (EDS) is automatically

More information

<BFACBDC0B9AEC1A6C7AEC0CC5F F E687770>

<BFACBDC0B9AEC1A6C7AEC0CC5F F E687770> IT OOKOOK 87 이론, 실습, 시뮬레이션 디지털논리회로 ( 개정 3 판 ) (Problem Solutions of hapter 9) . T 플립플롭으로구성된순서논리회로의해석 () 변수명칭부여 F-F 플립플롭의입력 :, F-F 플립플롭의출력 :, (2) 불대수식유도 플립플롭의입력 : F-F 플립플롭의입력 : F-F 플립플롭의출력 : (3) 상태표작성 이면,

More information

tut_modelsim(student).hwp

tut_modelsim(student).hwp ModelSim 사용법 1. ModelSim-Altera 를이용한 Function/RTL 시뮬레이션 1.1. 테스트벤치를사용하지않는명령어기반시뮬레이션 1.1.1. 시뮬레이션을위한하드웨어 A B S C 그림 1. 반가산기 1.1.2. 작업디렉토리 - File - Change Directory 를클릭하여작업디렉토리지정. 1.1.3. 소스파일작성 - 모델심편집기나기타편집기가능

More information

Index Process Specification Data Dictionary

Index Process Specification Data Dictionary Index Process Specification Data Dictionary File Card Tag T-Money Control I n p u t/o u t p u t Card Tag save D e s c r i p t i o n 리더기위치, In/Out/No_Out. File Name customer file write/ company file write

More information

목차 BUG 문법에맞지않는질의문수행시, 에러메시지에질의문의일부만보여주는문제를수정합니다... 3 BUG ROUND, TRUNC 함수에서 DATE 포맷 IW 를추가지원합니다... 5 BUG ROLLUP/CUBE 절을포함하는질의는 SUBQUE

목차 BUG 문법에맞지않는질의문수행시, 에러메시지에질의문의일부만보여주는문제를수정합니다... 3 BUG ROUND, TRUNC 함수에서 DATE 포맷 IW 를추가지원합니다... 5 BUG ROLLUP/CUBE 절을포함하는질의는 SUBQUE ALTIBASE HDB 6.3.1.10.1 Patch Notes 목차 BUG-45710 문법에맞지않는질의문수행시, 에러메시지에질의문의일부만보여주는문제를수정합니다... 3 BUG-45730 ROUND, TRUNC 함수에서 DATE 포맷 IW 를추가지원합니다... 5 BUG-45760 ROLLUP/CUBE 절을포함하는질의는 SUBQUERY REMOVAL 변환을수행하지않도록수정합니다....

More information

<BFACBDC0B9AEC1A6C7AEC0CC5F F E687770>

<BFACBDC0B9AEC1A6C7AEC0CC5F F E687770> IT OOKOOK 87 이론, 실습, 시뮬레이션 디지털논리회로 ( 개정 3 판 ) (Problem Solutions of hapter 7) . 반감산기와전감산기를설계 반감산기반감산기는한비트의 2진수 에서 를빼는회로이며, 두수의차 (difference, ) 와빌림수 (barrow, ) 를계산하는뺄셈회로이다. 에서 를뺄수없으면윗자리에서빌려와빼야하며, 이때빌려오는수는윗자리에서가져오므로

More information

Microsoft Word - FS_ZigBee_Manual_V1.3.docx

Microsoft Word - FS_ZigBee_Manual_V1.3.docx FirmSYS Zigbee etworks Kit User Manual FS-ZK500 Rev. 2008/05 Page 1 of 26 Version 1.3 목 차 1. 제품구성... 3 2. 개요... 4 3. 네트워크 설명... 5 4. 호스트/노드 설명... 6 네트워크 구성... 6 5. 모바일 태그 설명... 8 6. 프로토콜 설명... 9 프로토콜 목록...

More information

Digital watch system

Digital watch system DIGITAL WATCH SYSTEM REFLECTING TESTING #1 KONKUK UNIV. SOFTWARE ENGINEERING T8 2012 11 02 PRESENTER: LIM, MINWOO (200910793) CONTENTS 1. Review Testing Report 2. Overall DFD Comparison 3. Structured Chart

More information

Microsoft PowerPoint - analogic_kimys_ch10.ppt

Microsoft PowerPoint - analogic_kimys_ch10.ppt Stability and Frequency Compensation (Ch. 10) 김영석충북대학교전자정보대학 2010.3.1 Email: kimys@cbu.ac.kr 전자정보대학김영석 1 Basic Stability 10.1 General Considerations Y X (s) = H(s) 1+ βh(s) May oscillate at ω if βh(jω)

More information

슬라이드 1

슬라이드 1 Pairwise Tool & Pairwise Test NuSRS 200511305 김성규 200511306 김성훈 200614164 김효석 200611124 유성배 200518036 곡진화 2 PICT Pairwise Tool - PICT Microsoft 의 Command-line 기반의 Free Software www.pairwise.org 에서다운로드후설치

More information

윈도우즈프로그래밍(1)

윈도우즈프로그래밍(1) 제어문 (2) For~Next 문 윈도우즈프로그래밍 (1) ( 신흥대학교컴퓨터정보계열 ) 2/17 Contents 학습목표 프로그램에서주어진특정문장을부분을일정횟수만큼반복해서실행하는문장으로 For~Next 문등의구조를이해하고활용할수있다. 내용 For~Next 문 다중 For 문 3/17 제어문 - FOR 문 반복문 : 프로그램에서주어진특정문장들을일정한횟수만큼반복해서실행하는문장

More information

Microsoft PowerPoint - ch03ysk2012.ppt [호환 모드]

Microsoft PowerPoint - ch03ysk2012.ppt [호환 모드] 전자회로 Ch3 iode Models and Circuits 김영석 충북대학교전자정보대학 2012.3.1 Email: kimys@cbu.ac.kr k Ch3-1 Ch3 iode Models and Circuits 3.1 Ideal iode 3.2 PN Junction as a iode 3.4 Large Signal and Small-Signal Operation

More information

Microsoft PowerPoint - hw8.ppt [호환 모드]

Microsoft PowerPoint - hw8.ppt [호환 모드] 8.1 데이터경로와제어장치 Chapter 8 데이터경로와제어장치 많은순차회로의설계는다음의두부분으로구성 datapath: data의이동및연산을위한장치 control unit에상태신호제공 control ol unit: datapath th 에서적절한순서로 data 이동및연산을수행할수있도록제어신호제공. 먼저, datapath를설계 다음에, control unit

More information

Microsoft PowerPoint - VHDL08.ppt [호환 모드]

Microsoft PowerPoint - VHDL08.ppt [호환 모드] VHDL 프로그래밍 8. 조합논리회로설계 한동일 학습목표 테스트벤치의용도를알고작성할수있다. 간단한조합논리회로를설계할수있다. 하나의로직회로에대해서다양한설계방식을구사할수있다. 제네릭을활용할수있다. 로직설계를위한사양을이해할수있다. 주어진문제를하드웨어설계문제로변환할수있다. 설계된코드를테스트벤치를이용하여검증할수있다. 2/37 테스트벤치 (test bench) 테스트벤치

More information

딥러닝 첫걸음

딥러닝 첫걸음 딥러닝첫걸음 4. 신경망과분류 (MultiClass) 다범주분류신경망 Categorization( 분류 ): 예측대상 = 범주 이진분류 : 예측대상범주가 2 가지인경우 출력층 node 1 개다층신경망분석 (3 장의내용 ) 다범주분류 : 예측대상범주가 3 가지이상인경우 출력층 node 2 개이상다층신경망분석 비용함수 : Softmax 함수사용 다범주분류신경망

More information

Chapter. 14 DAC 를이용한 LED 밝기제어 HBE-MCU-Multi AVR Jaeheung, Lee

Chapter. 14 DAC 를이용한 LED 밝기제어 HBE-MCU-Multi AVR Jaeheung, Lee Chapter. 14 DAC 를이용한 LED 밝기제어 HBE-MCU-Multi AVR Jaeheung, Lee 목차 1. D/A 변환기 2. 병렬 D/A 변환기로 LED 밝기제어하기 3. 직렬 D/A 변환기로 LED 밝기제어하기 D/A 변환기 D/A 변환기 (Digital to Analog Converter) 디지털데이터를아날로그전압으로변환하는소자 A/D변환기와함께마이크로프로세서응용회로에서널리사용됨.

More information

Microsoft PowerPoint - chap02-C프로그램시작하기.pptx

Microsoft PowerPoint - chap02-C프로그램시작하기.pptx #include int main(void) { int num; printf( Please enter an integer "); scanf("%d", &num); if ( num < 0 ) printf("is negative.\n"); printf("num = %d\n", num); return 0; } 1 학습목표 을 작성하면서 C 프로그램의

More information

Microsoft PowerPoint - chap06-1Array.ppt

Microsoft PowerPoint - chap06-1Array.ppt 2010-1 학기프로그래밍입문 (1) chapter 06-1 참고자료 배열 박종혁 Tel: 970-6702 Email: jhpark1@snut.ac.kr 한빛미디어 출처 : 뇌를자극하는 C프로그래밍, 한빛미디어 -1- 배열의선언과사용 같은형태의자료형이많이필요할때배열을사용하면효과적이다. 배열의선언 배열의사용 배열과반복문 배열의초기화 유연성있게배열다루기 한빛미디어

More information

PowerPoint 프레젠테이션

PowerPoint 프레젠테이션 실습 1 배효철 th1g@nate.com 1 목차 조건문 반복문 System.out 구구단 모양만들기 Up & Down 2 조건문 조건문의종류 If, switch If 문 조건식결과따라중괄호 { 블록을실행할지여부결정할때사용 조건식 true 또는 false값을산출할수있는연산식 boolean 변수 조건식이 true이면블록실행하고 false 이면블록실행하지않음 3

More information

untitled

untitled CAN BUS RS232 Line Ethernet CAN H/W FIFO RS232 FIFO IP ARP CAN S/W FIFO TERMINAL Emulator COMMAND Interpreter ICMP TCP UDP PROTOCOL Converter TELNET DHCP C2E SW1 CAN RS232 RJ45 Power

More information

untitled

untitled int i = 10; char c = 69; float f = 12.3; int i = 10; char c = 69; float f = 12.3; printf("i : %u\n", &i); // i printf("c : %u\n", &c); // c printf("f : %u\n", &f); // f return 0; i : 1245024 c : 1245015

More information

< E20C6DFBFFEBEEE20C0DBBCBAC0BB20C0A7C7D12043BEF0BEEE20492E707074>

< E20C6DFBFFEBEEE20C0DBBCBAC0BB20C0A7C7D12043BEF0BEEE20492E707074> Chap #2 펌웨어작성을위한 C 언어 I http://www.smartdisplay.co.kr 강의계획 Chap1. 강의계획및디지털논리이론 Chap2. 펌웨어작성을위한 C 언어 I Chap3. 펌웨어작성을위한 C 언어 II Chap4. AT89S52 메모리구조 Chap5. SD-52 보드구성과코드메모리프로그래밍방법 Chap6. 어드레스디코딩 ( 매핑 ) 과어셈블리어코딩방법

More information

HX - Operation Manual MC / TC / CUT / QT HX Series(V2.x) Operation Manual for MC / TC / CUT / QT CSCAM

HX - Operation Manual MC / TC / CUT / QT HX Series(V2.x) Operation Manual for MC / TC / CUT / QT CSCAM HX - Operation Manual MC / TC / CUT / QT HX Series(V2.x) Operation Manual for MC / TC / CUT / QT CSCAM HX - Operation Manual MC / TC / CUT / QT 1. MDI I/O 1.1 MDI unit 1.2 (SOFT KEY) 1.3 (RESET KEY) 1.4

More information

목차 BUG DEQUEUE 의 WAIT TIME 이 1 초미만인경우, 설정한시간만큼대기하지않는문제가있습니다... 3 BUG [qp-select-pvo] group by 표현식에있는컬럼을참조하는집합연산이존재하지않으면결괏값오류가발생할수있습니다... 4

목차 BUG DEQUEUE 의 WAIT TIME 이 1 초미만인경우, 설정한시간만큼대기하지않는문제가있습니다... 3 BUG [qp-select-pvo] group by 표현식에있는컬럼을참조하는집합연산이존재하지않으면결괏값오류가발생할수있습니다... 4 ALTIBASE HDB 6.5.1.5.10 Patch Notes 목차 BUG-46183 DEQUEUE 의 WAIT TIME 이 1 초미만인경우, 설정한시간만큼대기하지않는문제가있습니다... 3 BUG-46249 [qp-select-pvo] group by 표현식에있는컬럼을참조하는집합연산이존재하지않으면결괏값오류가발생할수있습니다... 4 BUG-46266 [sm]

More information

(SW3704) Gingerbread Source Build & Working Guide

(SW3704) Gingerbread Source Build & Working Guide (Mango-M32F4) Test Guide http://www.mangoboard.com/ http://cafe.naver.com/embeddedcrazyboys Crazy Embedded Laboratory www.mangoboard.com cafe.naver.com/embeddedcrazyboys CRZ Technology 1 Document History

More information

Microsoft PowerPoint - DSD02_verilog2b.pptx

Microsoft PowerPoint - DSD02_verilog2b.pptx 한국기술교육대학교 장영조 한국기술교육대학교전기전자통신공학부 2 1. 구조적모델링 1. 모듈인스턴스와포트사양 2. 프리미티브게이트 3. 게이트지연시간 4. 파라미터 5. 인스턴스배열 6. generate 블록 2. 데이터플로우모델링 1. 연속할당문 2. 할당지연 3. 동작적모델링 1. 절차형블록 2. 절차형할당문 3. if~else문 4. case 문 5. 반복문

More information

untitled

untitled 5. hamks@dongguk.ac.kr (regular expression): (recognizer) : F(, scanner) CFG(context-free grammar): : PD(, parser) CFG 1 CFG form : N. Chomsky type 2 α, where V N and α V *. recursive construction ) E

More information

INDUCTION MOTOR 표지.gul

INDUCTION MOTOR 표지.gul INDUCTION MOTOR NEW HSERIES INDUCTION MOTOR HEX Series LEAD WIRE TYPE w IH 1PHASE 4 POLE PERFORMANCE DATA (DUTY : CONTINUOUS) MOTOR TYPE IHPF10 IHPF11 IHPF IHPF22 IHPFN1U IHPFN2C OUTPUT 4 VOLTAGE

More information

Slide 1

Slide 1 Clock Jitter Effect for Testing Data Converters Jin-Soo Ko Teradyne 2007. 6. 29. 1 Contents Noise Sources of Testing Converter Calculation of SNR with Clock Jitter Minimum Clock Jitter for Testing N bit

More information

UI TASK & KEY EVENT

UI TASK & KEY EVENT 2007. 2. 5 PLATFORM TEAM 정용학 차례 CONTAINER & WIDGET SPECIAL WIDGET 질의응답및토의 2 Container LCD에보여지는화면한개 1개이상의 Widget을가짐 3 Container 초기화과정 ui_init UMP_F_CONTAINERMGR_Initialize UMP_H_CONTAINERMGR_Initialize

More information

PowerPoint 프레젠테이션

PowerPoint 프레젠테이션 A 반 T2 - 김우빈 (201011321) 임국현 (201011358) 박대규 (201011329) Robot Vacuum Cleaner 1 Motor Sensor RVC Control Cleaner Robot Vaccum Cleaner 2 / Event Format/ Type Front Sensor RVC 앞의장애물의유무를감지한다. True / False,

More information

슬라이드 1

슬라이드 1 장연립방정식을 풀기위한반복법. 선형시스템 : Guss-Sedel. 비선형시스템 . 선형시스템 : Guss-Sedel (/0) 반복법은초기근을가정한후에더좋은근의값을추정하는체계적인절차를이용한다. G-S 방법은선형대수방정식을푸는반복법중에서 가장보편적으로사용되는방법이다. 개의방정식에서 인 ( 대각원소들이모두 0 이아닌 ) 경우를다루자. j j b j b j j j

More information

S A S D 발표 : 구태환

S A S D 발표 : 구태환 S A S D 발표 : 구태환 I n d e x SA Part 1. Statement of Purpose 2. System Context Diagram Event List 3. Data Flow Diagram Data Dictionary SD Part Structure Charts 1. Transform Analysis 2. Basic 3. Advanced

More information

T100MD+

T100MD+ User s Manual 100% ) ( x b a a + 1 RX+ TX+ DTR GND TX+ RX+ DTR GND RX+ TX+ DTR GND DSR RX+ TX+ DTR GND DSR [ DCE TYPE ] [ DCE TYPE ] RS232 Format Baud 1 T100MD+

More information

adfasdfasfdasfasfadf

adfasdfasfdasfasfadf C 4.5 Source code Pt.3 ISL / 강한솔 2019-04-10 Index Tree structure Build.h Tree.h St-thresh.h 2 Tree structure *Concpets : Node, Branch, Leaf, Subtree, Attribute, Attribute Value, Class Play, Don't Play.

More information

2009년2학기 임베디드시스템 응용

2009년2학기 임베디드시스템 응용 임베디드시스템기초 (#514115 ) #5. Timer A 한림대학교전자공학과이선우 MSP430x4xx 타이머종류 MSP430x4xx series 는다음과같은 3 종의타이머내장 Basic Timer1 Two independent, cascadable 8-bit timers Selectable clock source Interrupt capability LCD

More information

PowerPoint Template

PowerPoint Template SOFTWARE ENGINEERING Team Practice #3 (UTP) 201114188 김종연 201114191 정재욱 201114192 정재철 201114195 홍호탁 www.themegallery.com 1 / 19 Contents - Test items - Features to be tested - Features not to be tested

More information