Microsoft PowerPoint - 1강 pcb발표 & OrCAD.PPT

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숙희 온
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1 EMC 적합성을위한 PCB 설계기술 Printed Circuit board Design Techniques for EMC Compliance

2 목차 1. Introduction. 2. 인쇄회로기판기초. 3. Bypassing and Decoupling. 4. 클럭회로. 5. 정전기방전보호. 6. 추가적인설계기술. 7. Noise의최소화방법.

3 1. Introduction Noise 의발생원인 The three primary means of noise coupling 1. Conductive coupling 2. Common impedance coupling. 3. Coupling by radiated electromagnetic fields.

4 시스템내부에서의 Noise 발생예

5 Outside of the laboratory

6 PCB 설계시유의사항 신호의카테고리를분류한다. VLSI 회로의소자밀도를고려한다. 임피던스매칭을한다. Line의경로설정(Routing) PCB의층적층의할당.

7 2. 인쇄회로기판기초 Microstrip Signal Trace Ground Plane Dielectric Stripline 보다빠른클럭, 논리신호의전달 Stripline Reference Plane Signal Trace Signal Delay 가문제되나, RF 복사를억제

8 층적층할당 Layer # Comments 2 S1 S2 Lower-speed designs 4 S1 G P S2 6 S1 G S2 S3 P S4 Lower-speed designs 6 S1 S2 G P S3 S4 Default critical signals to S2 only 6 S1 G S2 P G S3 Default lower-speed to S2-S3 8 S1 S2 G S3 S4 P S5 S6 Default high-speed to S2-S3 8 S1 G S2 G P S3 G S4 Best for EMC S : Signal Layer, P : Power, G : Ground

9 20-H 규칙 1. 두층기판위에 Power 와 Ground Line 을근접시킨다. 2. Ground Plane 보다물리적으로더작게 Power Plane 을만든다. (20-H Rule) Trace 20H Power Plane Power Plane H H Ground Plane Ground Plane RF emission occur RF emission do not occur Fringing Effect

10 1. 단일점접지. 1 MHz 이하의클럭율을이용한저주파시스템에응용. 오디오, 아날로그기구, 60Hz 전력시스템에사용. 2. 다중점접지. 10 MHz 이상의클럭율을이용한고주파시스템에사용.

11 3. Bypassing and Decoupling 1. Decoupling Capacitor Placement. Decoupling Capator 는가능한 IC 와가깝게해야한다. VCC GND D.C. 2. Unused Inputs. Unused Inputs 는일반적으로직렬저항과함께 VCC 또는 Ground 에연결되어야한다.

12 접지루프의최소화. 1. 가능한가깝게모든전력과접지 Trace 를유지한다. 2. Ground 에가능한근접하게 Signal Line 을유지한다. 3. Line 의길이를짧게한다. 4. 가능한많은접지평면을가지고기판의이용되지않는영역을채운다. 5. I/O 커넥터에근접하게논리소자와필터소자를위치시킨다.

13 4. 클럭회로 (Clock Circuits) Clock Trace 는예외없이, 나머지 Trace 를자동경로설정하기이전에수동으로경로가지정되어야한다. 클럭발생기, 관련소자, 분배선은 PCB 에서 RF 방출의원인이된다. f max = π 1 t r f max = 발생된최대 RF 주파수 t r = Pulse or Edge Rise Time

14 Localized Ground Plane (LGP) 하나의 Localized Ground Plane 전체에발진기, 크리스탈그리고클럭을지원하는회로 (Buffer, Driver) 를위치시킨다. LGP는 PCB의맨위에위치하고, 최소두개의여분 Bias와발진기접지핀모두를통해서 PCB의주요접지평판으로직접연결된다. OSC Clock Driver LGP Vias to the ground plane in addition to the ground pins of the devices.

15 Clock 에서실제 RF 복사가문제가되는것은 Clock 의 Frequency 가아니라 Clock Signal 의 Edge Rate 이다. (V=L di/dt, I=C dv/dt 에서 di & dt 의문제이다.) 스위칭속도가높아지면클럭드라이브로부터직렬종단저항기가 Trace 임피던스 Z 0 와같아야하는점이중요해진다. 클럭 Trace 의길이가최고주파수의 λ/20 보다작게설계한다.

16 보호 Trace 와병렬 Trace 의사용 a. 3-W 규칙의강화. b. High-Threat 신호 Trace 에서다른회로 Trace 까지 Common Mode RF 결합을막음. c. 회귀경로의낮은임피던스제공.

17 보호 Trace 의사용 a. 신호 Trace 가길면접지평판에다중으로연결한다. b. 단지짧은거리에한해서공통보호 Trace 가공유될수있다. Clock trace Guard trace Via to the ground plane or device grounds. Clock trace on a plane with via to another plane

18 Trace Termination 5가지공통종단. 방법 a. 직렬종단저항. ( 적은 dc 잡음 Margin) b. 병렬종단저항. ( 전력소비가크다 ) c. Thevenin 망. (CMOS 용고전력 ) d. RC 망. e. 다이오드망. (Undershoot 제한 ) a b c d e =

19 Poor Trace Routing for Clock Signals. Osillator B u f f e r ASIC I/O Controller Cache Optimal Trace Routing for Clock Signals with Electrically Short Traces Osillator B u f f e r ASIC I/O Controller Cache Optimal Trace Routing for Clock Signals with o +V Electrically Long Traces with respect to Clock Period Osillator B u f f e r = // ASIC I/O Controller Cache

20 Trace 분리와 3-W 규칙 3-W 규칙 Trace 간의이격거리는반드시중앙선로에서중앙선로까지측정된 Trace 폭에대해세배가되어야함 : 논리전류에대략 70% 의선속한계를나타냄. w w w w w w w w 3W via 3W

21 5. 정전기방전보호 Triangle connected to signal trace a. 스파크갭. I/O Connector Via to ground plane 0.01 distance spacing between triangles Controller b. LC 필터. 고주파수 ESD 에너지를시스템에들어오지못하게하는저역통과 LC 필터를구성한다. C. 고전압커패시터

22 Loop Area 의최소화 +5V gnd Device +5V gnd Device Signal Trace Poor +5V gnd Device +5V gnd Device Signal Trace Better +5V gnd Device Ground Plane +5V gnd Device Signal Trace Optimal

23 RF 접지루프의최소화 높은 RF 에너지수준의회로와접지. 다중점접지위치. I/O 상호연결과상호제어회로. 전력공급입력단자와시스템접지. 카드가장자리연결기와주요시스템접지. 인쇄회로기판의반대편가장자리. 케이블쉴드와 Chassis 접지.

24 6. 추가적인설계기술 구석에서의 Trace 경로예리하게구부러진곳을만들때단위길이당용량성은증가하고반면에단위길이당유도성은감소한다. w C 의증가 L 의값소 2:1 Ratio Bad Better 구석의모서리를 45 각으로깎을때 57% 까지용량성이감소한다.

25 Functional Layout Guidelines. Low Frequency and Low-Speed Logic Medium Frequency and Medium-Speed Logic High Frequency and High-Speed Logic

26 I/0 영역근처나경계선을따라위치시키기보다는 PCB 의중심부혹은접지 Stitch 위치에배치한다. Clock 생성영역에클럭회로와관련된 Trace 만을배치한다. PCB 위에직접크리스탈과발진기를설치한다. 가능하면전체 Clock 회로주변을신호 Trace 출구를제외하고, Faraday Cage 로에워싼다.

27 적절한기능적인분할이이루어져야한다. 분할에따른 Power 와 Ground 의분리가이루어져야한다. Ex) Power Analog Ground Digital Power Ground Analog 와 Digital 의기능적영역사이에물리적공간을제공해야한다.

28 7. Noise 의최소화방법 1. Shielding 2. Grounding 3. Balancing. 4. Filtering. 5. Isolation. 6. Separation and orientaion. 7. Circuit impedance level control. 8. Cable design. 9. Cancellation techniques.

PCB 설계를 통한 EMC대책

PCB 설계를 통한 EMC대책 1.? 2. (PCB) 3. 4. Cross talk 5. Decoupling Condenser 6. (Pattern) 7. PCB simulation Gerber PCB , dv/dt di/dt... Artwork? Artwork.,. VCC GND 4 VCC GND 1 2 3 1 2 3 1 2 3 Crosstalk(