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홍표 한
4 years ago
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1 저작자표시 - 비영리 - 변경금지 2.0 대한민국 이용자는아래의조건을따르는경우에한하여자유롭게 이저작물을복제, 배포, 전송, 전시, 공연및방송할수있습니다. 다음과같은조건을따라야합니다 : 저작자표시. 귀하는원저작자를표시하여야합니다. 비영리. 귀하는이저작물을영리목적으로이용할수없습니다. 변경금지. 귀하는이저작물을개작, 변형또는가공할수없습니다. 귀하는, 이저작물의재이용이나배포의경우, 이저작물에적용된이용허락조건을명확하게나타내어야합니다. 저작권자로부터별도의허가를받으면이러한조건들은적용되지않습니다. 저작권법에따른이용자의권리는위의내용에의하여영향을받지않습니다. 이것은이용허락규약 (Legal Code) 을이해하기쉽게요약한것입니다. Disclaimer

2 공학전문석사학위연구보고서 VNAND 온도별 Vth 산포차이 분석및개선방안연구 2018 년 2 월 서울대학교공학전문대학원 응용공학과 이정호

3 VNAND 온도별 Vth 산포차이 분석및개선방안연구 지도교수박영준 이리포트를공학전문석사학위연구보고서로제출함 2018 년 2 월 서울대학교공학전문대학원 응용공학과 이정호 이정호의공학전문석사연구보고서를인준함 2018 년 2 월 위원장이준수 ( 인 ) 위원박영준 ( 인 ) 위원김성우 ( 인 )

4 초록 다양한방면에서 NAND 플래시메모리의고용량과고성능에대한요구가증가하고있으나 2D NAND에서는 scaling down 한계에직면해있어서새롭게 3D NAND 기술이대안으로제시되었다. 3D NAND는기존의 2D NAND와는구조적인차별점이존재하였고이러한차이로인해기존에는경험하지못한여러가지문제점들이대두되었다. 본연구에서는 2D NAND에서는관찰하지못한온도가낮아질수록 program 후시간경과에따른 Vth 산포폭증가현상에대해고찰하였다. 먼저구조적으로큰차이점인 charge trap flash와 poly si channel에대한기존연구자료를통한특성분석을진행한후 3D NAND 플래시메모리실제소자로연구주제에대한실험을진행하였다. 2장에서 3D NAND 플래시의구조적특성에대한관련연구내용을기술하였고, 3장에서는 retention 관련하여 3D NAND에서연구된 fast charge loss 특성과 Vth 위치별 charge loss 현상에대해기술하였다. 4장에서는시간의경과에따른 Vth 분포폭의증가현상분석을위해고온과저온에서여러가지조건별로 program을진행하여시간순으로 Vth를관찰하여이를통해온도가낮을수록 Vth 분포폭이증가하는원인에대해살펴보았다. 최종적으로 program된 cell Vth 영역별로 charge migration 특성이온도별로차이가발생하는점을확인하고이를통한개선방안을제시하였다. - i -

5 주요어 : 3D 적층구조, NAND Flash Memory, Charge loss, Cell Vth 학번 : ii -

6 목차 1. 서론 연구배경 연구목적 NAND FLASH 동작 현상및목적 D NAND FLASH 연구현황 D vs 3D NAND 구조 구조에따른특성연구 Charge Trap Flash 특성 Poly Si Channel 특성 Charge Loss Mechanism Introduction Fast Current Transient 현상 Vth 위치별 Charge Loss 특성 17 - iii -

7 4. 실험결과 시간에따른 Vth 변화 Fast/Slow Cell 영역별분석 개선 Idea 실험 결론 37 참고문헌 39 - iv -

8 표목차 [ 표 1-1] 2D vs 3D 구조비교 8 - v -

9 그림목차 [ 그림 1-1] Planar NAND Flash의 Scaling 한계 2 [ 그림 1-2] Design Rule Roadmap of 2D/3D NAND device technology 3 [ 그림 1-3] NAND Flash 기본동작원리 5 [ 그림 1-4] 온도별 Vth 산포증가폭비교 7 [ 그림 1-5] Vth 분포변화에따른문제점 7 [ 그림 2-1] 온도별 Is 및 비교 10 [ 그림 2-2] Cell state별포획된전자이동변화비교 13 [ 그림 2-3] Poly si channel 특성 14 [ 그림 3-1] Vth shift mechanism 15 [ 그림 3-2] 시간에따른 current transient 비교 16 [ 그림 3-3] CTF에서의 Fast Charge Loss 특성 18 [ 그림 3-4] CTF에서의 Retention 특성 20 [ 그림 4-1] Auto Program 에서의시간에따른 Vth 변화추이 22 [ 그림 4-2] One Pulse Program 에서의시간에따른 Vth 변화추이 24 [ 그림 4-3] One Pulse vs Auto Program Vth 변화비교 25 - vi -

10 [ 그림 4-4] Auto Program Loop 횟수별 Fast Cell Bit Trace 27 [ 그림 4-5] Auto Program Loop 횟수간 Vth 변화추이 28 [ 그림 4-6] Fast vs Slow Cell간 Vth 산포변화량 29 [ 그림 4-7] 온도별 Auto Program Vth 변화량비교 31 [ 그림 4-8] Initial to Time2 간 Vth 변화량 32 [ 그림 4-9] 온도별 Program Loop 분포 33 [ 그림 4-10] 개선방안평가 35 - vii -

11 1. 서론 1.1 연구배경 NAND Flash는전원이꺼져도정보를계속저장할수있는비휘발성메모리이다. 스마트모바일기기및데이터센터의급성장과 HDD를대체하기위한빠른읽기속도를장점으로하는저장장치인 SSD의성장으로인해 NAND Flash Memory의수요가급증하였다. 특히고용량과고성능에대한요구가지속적으로증가하고있으나지금까지는기존의 Planar NAND에서높은집적도와높은신뢰성을만족시켜왔다. 하지만고용량과생산성을위한지속적인 Scaling down이되어야하나 Planar NAND에서는공정및특성관점에서의물리적한계에직면하게되었다. 특히전자를저장하기위한핵심요소중에하나인 tunnel ox 와 IPD의물리적 scaling 한계와미세 patterning을위한 lithography 문제, 특성측면에서 Cell간간격이가까워짐으로써발생하는 cell to cell 간섭문제, 저장해야하는전자의개수가점차작아짐에다른 retention 문제등이대두되었다.[1] 그림 1.1은 2D Planar NAND에서 scaling down에서극복해야할공정및특성관점에서의문제들을나타내었다. 이러한물리적인 scaling down의한계를극복하기위해가장활발히개발이이루어지고있는것이 vertical stacking을적용한 3D NAND Flash 기술이다. 3D NAND Flash는 Planar와달리 polycrystalline Si body를수직으로세우고전자를저장하는노드로부도체인 SiN층을이용하는기술을적용하고있다

12 그림 1.1 Planar NAND Flash 의 Scaling 한계 [1] 이를통해셀간의간섭현상을개선하였고적층하는단수를증가시키기만하면용량증대가이뤄지기때문에공정원가절감도같이개선할수있는기술이다. 3D NAND Flash에서사용하는전자를저장하는노드인 charge trap layer SiN가여러가지장점이있지만 retention 측면에서는개선해야할부분이존재하고 poly si channel을사용함으로써 single crystal에비해낮은 electron mobility와 grain boundary로인한 read operation시 instability string current가발생하기때문에수직증축에필요한공정기술적으로도어려움이있지만이러한특성적인부분에서도기존에 2D NAND와는다른문제들에대해해결해야하는부분들이존재한다

13 그림1.2는 NAND Flash memory의 scaling down trend를나타내는것이다. 용량증가와공정원가감소를위해 scaling down은끊임없이이뤄지나 2D에서는여러가지물리적한계점에도달하게되어 scaling 이힘들어지게되어이러한문제들을극복하는방향으로 3D vertical NAND 로의기술개발을통해수직증축으로의용량증대방향으로발전하고있다. [2] 그림 1.2 Design rule roadmap of 2D/3D NAND device technology [2] - 3 -

14 1.2 연구목적 NAND Flash Operation NAND의기본동작원리에는 Erase / Program / Read Operation이있다. NAND Flash는비휘발성메모리이므로저장된 data들이전원이꺼져도일정시간이상동안은원하는 data가정확히읽혀야한다. data 저장과소거하는방식은높은 bias를인가하여전자저장노드에서산화막을통한터널링을통해전자들을저장 / 소거하는방식으로다양한모드를통해저장노드에저장된전자개수를조절할수있으며저장된전자개수에따라 cell Vth가결정되게된다. Program 시에는 control gate에높은전압을인가하여저장노드에전자들을저장시키게되며이때저장된전자가많을수록높은 Vth를가지게된다. NAND Flash는하나의 cell에 1bit의정보를가지는 SLC(Single Level Cell), 2Bit의정보를가지는 MLC(Multi Level Cell), 3Bit의정보를가지는 TLC(Triple Level Cell) 로종류가나뉜다. 하나의 Cell에저장하는정보가많을수록각정보들을구분하기위해각각의정보들을전자가저장되는개수를달리하여구분하기때문에 SLC > MLC > TLC 순으로갈수록 cell들의 Vth 구분개수는증가하게된다. Erase 시에는 substrate 쪽에높은전압을인가하여저장노드에저장된전자들을제거하게되어 Vth는낮아지게된다. Read 시에는 control gate에 program시보다는상대적으로낮은전압을인가하여해당 read level 기준으로 cell Vth가어디에위치해있는지를 string - 4 -

15 current sensing을통해 program cell인지 erase cell인지를구분하게된다. Retention 특성은 NAND Flash가비휘발성메모리이기때문에저장된전자들이얼마나오랫동안정확히읽어낼수있는지를나타내는매우중요한신뢰성항목이다. (a) Program Operation (b) Erase Operation 그림 1.3 NAND Flash 기본동작원리 - 5 -

16 1.2.2 현상및목적 3D NAND Flash에서기존의 2D NAND와는달리 program 후저온에서시간이지남에따른 Vth 분포의폭이증가하는것으로확인되었고해당현상에대한연구를진행하고자한다. Retention 특성은저장된전자가다양한원인에의한손실발생으로인해전체적인 cell들의 Vth 가 under shift가발생하는것으로 2D NAND 에서의 Vth 분포폭은온 도별로큰차이가없었으나 3D NAND 에서는온도가낮을수록시간의 변화에다른 Vth 분포의폭이증가하는방향으로확인되었다. 그림 1.4 는 program 후시간의경과에따른온도별 Vth 분포폭의증가를비교하였다. Program 한상태의 Vth 분포와 read 시의 Vth 분포가달라지면 read operation시 read fail bit이증가하게되고이는결국 chip fail로발생하게된다. 관련한원인분석및개선방안도출위해 2D NAND에서 3D NAND으로의기술적변화요인을우선분석후원인인자가설을수립하고이에대한실험을하는것으로연구를진행하고자한다

17 그림 1.4 온도별 Vth 산포증가폭비교 # Fail Bit Vth 그림 1.5 Vth 분포변화에따른문제점 - 7 -

18 2. 3D NAND FLASH 연구현황 2.1 2D vs 3D NAND 구조 2D에서 3D로구조적변화를보면 storage node가기존의전도체물질인floating gate에서부도체물질인 charge trap nitride로우선변화가진행되었고이후 single Si channel에서 poly Si channel을가지는 vertical stacking 방식으로구조적인발전이이뤄졌다. Vertical stacking으로바뀌면서 control gate가기존의 One Side에서 All-Around 방식으로변경되었다. 2D Flash 3D Flash Structure Storage Node Floating Gate Charge Trap Gate One Side All Around Channel Single Crystal Si Poly Si 표 2.1 2D vs 3D 구조비교 - 8 -

19 온도별로 2D 와 3D NAND Flash 의 current 특성을살펴보면 에가까워질수록 2D NAND의경우는 cold temp. current가높으나 3D vertical NAND의경우는 hot temp. current가높은것으로나타난다. 이는 을유발하는인자가두 device가서로다르기때문으로 2D NAND 의경우 single crystalline Si body를사용하기때문에온도가높을수록 phonon scattering이압도적으로나타나전자이동이감소하기때문에높은온도에서의 current가낮은온도보다상대적으로감소하게되는것이며, 3D NAND의경우 poly Si body를사용하기때문에온도가낮을수록 grain boundary height 증가에따른전자이동의 bottleneck 현상이압도적으로크게나타나기때문에낮은온도에서의 current가높은온도보다상대적으로감소하게되는것이다. [3] 그림 2.1은 2D NAND와 3D NAND의 current 특성에대한비교그림이다

20 (a) 2D NAND (b) 3D NAND 그림 2.1 온도별 Is 및 비교 [3]

21 2.2 구조에따른특성연구 Charge Trap Flash 특성 Charge Trap Flash는저장노드를 SiN내 trap site를이용하는방식이며이는많은장점을가지고있지만전자 / 홀의 lateral spreading 등의 charge migration 측면에서는취약한특성을가지고있어서 retention 관점에서기존 2D NAND에서의 floating gate 방식과는다 른문제점들이존재한다. Program 직후저장된전자들의손실이발생 하게되면 Read 동작에서불량을발생시킬수있으므로이는신뢰성에큰문제를일으키게된다. 3D NAND의 Vertical 구조상 SiN이각영역별로단락이되어있지않고 shared channel을형성하고있다. 따라서 SiN내에 trap된 charge 들이시간의경과에따라주변 cell 상태에따라 lateral 방향으로 charge migration이일어나게되고이는 targe cell과주변 cell들의 Vth를바꾸게할수있게된다. 그림 2.2는인접 cell들의 Vth 상태에따른 target cell의 charge 변화를나타낸것으로 target cell에전자를채워놓은후 1s후의변화를 simulation 한것으로인접 cell이 solid patten으로전자들이가득차있는경우에는 target cell의전자들의이동이적은반면에인접 cell들이 checker board pattern으로전자들이비어있는경우에는 target cell들의전자들이 lateral 방향으로재분배를하게된다. 이는결국 target cell의 Vth가원하는수준보다더저하되는방향으로가게된다. [4]

22 그림 (a),(b) 는각각다른 pattern별로 CTF(Charge Trap Flash) 내에서의전자들이인접 cell의 pattern에따른 charge loss를 simulation한결과이다. 그림 (a) 는 cell들을 solid pattern program case로선택 cell을포함하는인접 cell들을모두전자들을채워놓았을때선택 cell에대한전자들의 lateral charge loss를예측한것으로이때는선택 cell 주변의 cell들에모두전자들이채워져있기때문에선택 cell의전자들의 lateral spreading이작다. 그림 (b) 는 cell들을 checker-board pattern program case로선택 cell은 program이된 cell로선정하고인접 cell들은 program이안된상태로만들어두어선택 cell에대한전자들의 lateral charge loss를예측한것으로이때는선택 cell 주변 cell들이모두 hole로채워져있기때문에선택 cell의전자들의 lateral spreading이크게발생하게된다. 이처럼 CTF를사용하게되면인접 cell들의 pattern 따른선택 cell의전자이동이발생하여 charge loss가생기는 pattern 경향성문제가존재한다

23 (a) Solid Pattern (b) Checker-board Pattern 그림 2.2 Cell State 별포획된전자이동변화비교 [4]

24 2.2.2 Poly Si Channel 특성 3D NAND에서 poly Si channel을사용하게되어공정프로세스의유연성을가져오게되었지만 poly si 의경우무작위하게형성된 grain boundary 영역이존재하고해당영역에전자 / 홀의 trap이발생할수있어이는결국소자의전기적특성에영향을미치게된다. Poly Si 사용에따른 grain boundary 가 operation에미치는영향성을검토해보면, erase / program operation 시에는 gate에높은 voltage가인가되기때문에이를통한 band bending profile이압도하게되어 grain boundary에 trap된전자 / 홀들이전체적인 current에미치는영향이미미하나, read operation 시에는인가되는 gate 전압이낮아서 trap된전자 / 홀들이 read current에영향을미치게되고이는결국전체적인 read margin을감소시키게된다.[6] grain boundary의 trap site의위치가어디에분포하는지에따라서도 current 특성이많이달라지는등여전히 poly Si channel에서의 grain boundary trap에의한 Vth 분포불안정에대한많은연구가이루어지고있다. (a) Cell current vs Mold height (b) Conduction mechanism 그림 2.3 Poly si Channel 특성 [1]

25 3. Charge Loss Mechanism 3.1 Introduction Charge loss는 NAND Flash 신뢰성에있어서가장중요한인자중에하나인 retention 특성을결정짓는요인이다. Retention 특성은시간의경과에따른저장된전자들의손실이일어나게되는데이때얼마나긴시간경과동안 read fail 없이정확히 data를읽어낼수있는지를나타내는신뢰성항목을말한다. 시간이지남에따라저장노드에저장되어있는전자들의손실의현상은 combination/redistribution에의한 migration으로인해발생하며 charge trap flash에서의 charge loss mechanism은 BL 방향과 WL 방향으로구분할수있다. BL 방향으로는 lateral spreading에의한 charge migration이있고 WL 방향으로는 thermal excitation 과 blocking layer나 tunnel layer를통한 direct tunneling 이있다.[5] 그림 3.1은 3D NAND에서의 cell BL 방향과 WL 방향으로의 charge loss mechanism에대한간략한도식이다. (a) BL Direction (b) WL Direction 그림 3.1 Vth shift mechanism[5]

3.2 Fast Current Transient 현상 Poly Si 에서의 grain boundary trap 영향으로 single Si에서와는다른 charge loss 현상들이존재한다. 그림 3.2는시간에따른 device 조건별로 current 변화를관찰한것이다.

26 3.2 Fast Current Transient 현상 Poly Si 에서의 grain boundary trap 영향으로 single Si에서와는다른 charge loss 현상들이존재한다. 그림 3.2는시간에따른 device 조건별로 current 변화를관찰한것이다. P0는 gate-all around / poly Si / floating body를적용한소자이며, P1은 Planar / poly Si / bulk body, S1과 S2는 Planar / single Si / bulk body 구성하고 tunnel layer 두께만차이나는소자이다. Vg 값을인가하고 1초후 Id값과해당 time의 Id값의변화를나타낸것으로결과를보면 floating body의여부와상관이없고오직 poly Si 에대해서만초기에 current transient 가발생하는것으로나타나기때문에이는 grain boundary trap이 current transient의주요원인인것으로판단된다.[6] 일반적으로 2D NAND 에서는 charge loss가시간이지남에따라천천히변화하는것으로알려져있으나 3D NAND에서의 poly Si 적용에따른 fast current 변화에의한 sensing 오류발생으로인한 fail 발생가능성도존재할수있다. 그림 3.2 시간에따른 Current transient 비교 [6]

27 3.3 Vt 위치별 charge Loss 특성 그림 3.3은 fast charge loss 현상의 Vth 위치에따른연관성을분석한것으로시간의변화별로초기 Vth 대비감소한량을표시한것이다. 그림 (a) 를보면 Vth 감소치가왼쪽의 PV1 state에서는초기시간에많이증가하였으나오른쪽의 PV3 state를보면초기이후시간에서많이증가한것으로확인할수있다. 그림 (b) 에서는해당현상을 pattern별로구분하여나타내었으며초기 fast charge 현상이 pattern 경향성이있는것으로확인할수있다. 이를통해 3가지측면에서분석을해보면 1)thermionic emission 측면에서보면온도가높아지면 thermionic emission에의한전자의이동이발생하지만해당현상은 pattern 영향성은없기때문에해당현상과는연관성이미약해보이며 2) SiN 내에서의 lateral spreading 측면에서는 pattern 영향성은설명이가능하나짧은시간에서 Vt 위치별로의 charge loss 차이를모두설명할수는없다. 3) trapped electron and hole dynamics 측면에서는전자 / 홀의 capture와 emission 발생으로인해초기 charge loss는 hole diffusion 이크게영향을미치는것으로판단되며이후시간에서의 charge loss 는 electron diffusion이좌우하는것으로판단된다. [7]

28 (a) Program State 별특성 (b) Pattern 별특성 그림 3.3 CTF 에서의 Fast Charge Loss 특성 [7]

29 이는다른분석결과를통해서더욱더확실시알수있었다. 그림 3.4 는인접 cell Vth에다른 lateral spreading 특성을나타내기위해초기시간의변화에따른 Vth loss량을추출하여그래프로나타내었다. 위쪽은 solid pattern에대해나타낸것이고아래쪽은 checker-board pattern일때를나타낸것이다. Program Vth가높을수록전체적인 charge loss은크지만연구에서확인한초기시간에서의 fast charge loss 량은작다. 이는 program Vth가낮으면 erase시에주입된많은수의 residual hole이있기때문에시간에지남에따른 lateral spreading에의한 fast charge loss 량이커지게되는것으로분석된다. 따라서 fast charge loss량은 erase가많이되고 program이조금된경우가가장크게나타난다. Pattern별로차이가보이는현상은 lateral e-field가인접 cell의 state에따라달라지기때문으로 solid pattern일때 fringing field가가장커서 erase시주입된 hole을쉽게보상할수있게되어 program Vth별로 fast charge loss 차이가 checker-board pattern보다크게나타난다. 즉 solid pattern의경우에는영향을미치는인자인 residual hole이 program verify level별로차이가크게발생하게된다. [4] 종합해보면 fast charge loss 현상은 residual hole이존재하여초기시간에 lateral spreading에의해선택 cell의전자들이손실되는것으로확인되며결국 erase를많이시킬수록 residual hole이많이생기기때문에 fast charge loss 는취약해지는방향으로된다

30 (a) Solid Pattern 경우시간별 Vth loss 비교 (b) CKBD Pattern 경우시간별 Vth loss 비교 그림 3.4 CTF 에서의 Retention 특성 [4]

31 4. 실험결과 4.1 시간에따른 Vth 변화 초기시간에따른 read current 변화가 poly Si에서만발생하는현상과 poly Si에서의낮은온도에서의 current 감소현상을시간이지남에따라낮은온도에서 Vth 분포가커지는현상과연관지어시간별 Vth 산포실험을진행하였다. 앞서확인한 solid pattern에서는 Vth state 위치별 fast charge loss 특성의차이가많이발생하였으나 CKBD pattern에서는 Vth state 위치별 charge loss가크지않은점을착안하여 residual hole의연관성을배제하기위해 random pattern을적용하고상위 state의산포를기준으로분석진행하였다. 평가는실제 3D NAND Flash 소자를가지고진행하였다. 우선 program 후시간에따른 Vth 변화를관찰하기위해온도별로 auto program Vth 산포와 one pulse program Vth 산포를 10bit fail 기준으로 over / under Vth 영역으로구분하여해당 Vth 값의차이를 width로표기하였다. 그림 4.1는 auto program Vth 산포에대한시간의경과에따른 Vth 변화를나타낸것으로 Vth 변화량이 over Vth 영역보다 under Vth 영역이더크게나타나고낮은온도에서시간에다른 Vth 변화량이더큰것으로확인되었다

32 (a) Vth 산포폭변화 (b) Under Vth 영역 (c) Over Vth 영역 그림 4.1 Auto Program 에서의시간에따른 Vth 변화추이

33 One pulse program 산포에서도온도별로시간의경과에따른 Vth 변화를실험하였다. 그림 4.2는 one pulse program을진행하고시간의경과에대한 Vth 변화를 auto program 산포에서와동일한방법으로확인한것이다. one pulse program 의경우 over Vth 영역과 under Vth 영역이시간의경과에따라 Vth가감소하는방향으로동일하게움직이며전체적인변화량도온도별로큰차이가없는것으로확인되었다. auto program 에서는 under Vth의 Vth 감소량이더컸으나 one pulse program 에서는 over Vth의 Vth 감소량이더큰것으로나타났다. Program 직후의 Vth 분포의차이는온도별로차이가발생하였으나시간의경과에따른 Vth 분포의폭변화는 auto program 에서와달리온도별로큰차이가없는것으로확인되었다

34 (a) Vth 산포폭변화 (b) Under Vth 영역 (c) Over Vth 영역 그림 4.2 One Pulse Program 에서의시간에따른 Vth 변화추이

state로 program 하여비교하였다. 그림 4.3은 program 후 Vth 산포와시간이경과후의 Vth 산포를읽은것을서로비교하여보았다.

35 각 program 방식에따른 Vth 변화량평가를동일한기준으로비교하기위해서두조건모두상위 Vth state를형성하여평가를진행하였다. 상위 Vth state로형성시킨이유는 residual hole에의한 Vth 저하현상이 erase 후낮은 Vth로 program 했을때가장크게나타나기때문이며이러한 residual hole에의한영향성을최소화하기위하여상위 Vth state로 program 하여비교하였다. 그림 4.3은 program 후 Vth 산포와시간이경과후의 Vth 산포를읽은것을서로비교하여보았다. One pulse 산포의경우에는시간이지남에따라 over Vth 영역에서 Vth 저하가상대적으로크게나타나는것으로확인되었고, auto Program의경우에는상대적으로 under Vth 영역에서 Vth 저하가크게나타나는것으로나타났다. (a) One Pulse Program Vth 변화 (b) Auto Program Vth 변화 그림 4.3 One Pulse vs Auto Program Vth 변화비교

36 4.2 Fast / Slow Cell 영역별분석 두 program 조건모두 Vth 저하가크게나타나는 cell들의특성이 program speed가빠른 cell들인것으로추정하였다. Program speed가빠르다는것은동일한 program voltage를인가하였을때상대적으로높은 Vth를가진다. Auto program은 ISPP(Incremental Step Pulse Programming) 를진행하여지정된 verify level 기준을넘어선 cell들에대해 program을 inhibit 시키기때문에 auto program 산포기준으로 fast cell들의 Vth가상대적으로아래쪽에위치하게될것이며 one pulse program은 inhibit이없기때문에산포기준으로위쪽에위치할것이다. Auto program 시 fast cell들이 verify level 근처에서어떤거동을보이는지를확인위해 program loop 횟수별 program Vth 산포를측정해보았다. One pulse program Vth 산포기준으로 over 영역에위치해있는 program speed가빠른 cell들에대해 bit trace를진행하였다. 그림 4.4는 program loop1회에서 20회까지진행하면서 total cell Vth 산포와 bit trace한 fast cell들의 Vth를같이그래프로나타내었다. Fast cell들이 verify level을만나기전까지는 program speed가빠르기때문에 total cell Vth 산포의 over 영역에위치해있다가 verify level에도달하면 total cell 산포의 under 영역에위치하는것으로확인하였다

Auto program 시지정된 verify level에도달하기전까지는 one pulse program 산포와동일한조건이므로 fast cell들의 Vth가전체 cell Vth 산포의 over 영역에위치하게되며 verify level 이후에는전체 cell

37 Auto program 시지정된 verify level에도달하기전까지는 one pulse program 산포와동일한조건이므로 fast cell들의 Vth가전체 cell Vth 산포의 over 영역에위치하게되며 verify level 이후에는전체 cell Vth 산포의 under 쪽에위치하는것으로보아앞서예상한시간의경과에따른 charge loss 특성이크게나타나는것은 fast cell의특성인것으로판단되었다. 그림 4.4 Auto Program Loop 횟수별 Fast Cell Bit Trace

그림 4.5 Auto Program Loop 횟수간 Vth 변화추이 그림 4.6 은 fast cell 이 slow cell 에비해 Vth 변화가얼마나차이가 나는지를확인하기위해 one pulse program speed 기준 fast / slow cell 들을 시간의경과에따른 Vth 변화를 trace 해보았다.

38 그림 4.5 Auto Program Loop 횟수간 Vth 변화추이 그림 4.6 은 fast cell 이 slow cell 에비해 Vth 변화가얼마나차이가 나는지를확인하기위해 one pulse program speed 기준 fast / slow cell 들을 시간의경과에따른 Vth 변화를 trace 해보았다. 온도가낮 아질수록 Vth 산포가증가하는현상을분석위해 auto program 진행후긴시간이지난후의 Vth의변화에대해온도별로측정하여보았다. 그림 4.7은온도별시간에따른 Vth 변화를비교한것이다. 90 / 0 모두시간이지남에따른 under Vth 영역의 Vth 감소가크게나타나지만 over Vth 영역의변화가 90 의경우 Vth 저하가크게나타나고 0 의경우 Vth 저하가작게나타나는것으로확인되어전체적인 Vth 산포의폭이 90 가 0 보다작게나타나게되었다

39 그림 4.6 Fast vs Slow Cell 간 Vth 산포변화량 이는 auto program에서의 under Vth 영역 cell들의 retention 특성은 shallow trap에의한 program speed가빠른 fast cell들이시간이지남에따라쉽게 charge migration이일어난현상으로예상되며, over Vth 영역의 retention 특성은온도가속화에따른 thermionic emission으로발생하는것으로판단된다

40 이는 Vth가높아전자가많이채워질수록 charge migration 특성이나쁜것으로알수있다. 결국 Vth의분포폭은처음에 program 했을때의 initial 상태에서부터 under Vth의 retention량과 over Vth의 retention 량의차이만큼변하게되므로 under / over Vth의 retention 특성차이가크게발생하는저온에서시간의경과에따라산포폭이넓어지게되는것으로예측된다. 상대적으로 under Vth 영역은 charge loss 량이크며이는 program speed가빠른 cell 영역의 shallow trap charge migration 특성은온도보다는전자 / 홀 diffusion이초기시간에더크게영향을미치는것으로판단된다. 결국온도가높을때는 over vth 영역에서는 themionic migration이크게작용하고 under vth 영역에서는 shallow trap electron/hole migration이크게작용하여전체적인 Vth 분포의폭은증가하지않는다. 그러나온도가낮을수록 over vth 영역에서의 thermionic migration이작아지게되지만 under vth 영역의 shallow trap electron/hole migration은작아지지않고크게작용하기때문에전반적인 Vth 분포의폭이증가하게되는것이다

41 (a) Hot temp. (90 ) (b) Cold temp. (0 ) 그림 4.7 온도별 Auto Program Vth 변화량비교

그림 4.8은온도별시간에따른 Vth 변화량을그래프로나타낸것이다. 시간에따른 over/under vth 영역별로 Vth 감소량을나타낸것으로두영역별감소량의차이가클수록 Vth 산포폭이증가하는것을알수있다. 그림 4.8 Initial to Time2 간 Vth 변화량 그림 4.

42 그림 4.8은온도별시간에따른 Vth 변화량을그래프로나타낸것이다. 시간에따른 over/under vth 영역별로 Vth 감소량을나타낸것으로두영역별감소량의차이가클수록 Vth 산포폭이증가하는것을알수있다. 그림 4.8 Initial to Time2 간 Vth 변화량 그림 4.9는온도별 program loop를추출하여비교한그래프로 cell들의 program speed의분포가클수록시간에따른 Vth의변화량차이에따른 Vth 산포폭이커질수있기때문에온도별로 program speed의분포에대해확인해보았다. Program speed의분포는각각의 page가몇번의 program loop만에 verify level에도달하였는지를나타내는것으로 90 과 0 에서각각추출하였다

90 의경우 loop15~loop19회까지분포해있고 loop median 이후단인 program speed가느린쪽이다소많으나 0 의경우 loop14~loop19회까지분포해있고 loop median 기준으로 program speed가빠른쪽에다소많이분포되어있었다.

43 90 의경우 loop15~loop19회까지분포해있고 loop median 이후단인 program speed가느린쪽이다소많으나 0 의경우 loop14~loop19회까지분포해있고 loop median 기준으로 program speed가빠른쪽에다소많이분포되어있었다. 결국저온에서 program loop 분포도상대적으로더넓게포진해있고 verify level에일찍도달하는 cell들도더많기때문에 under Vth의 charge migration 측면에서고온보다더나쁠것으로판단된다. 그림 4.9 온도별 Program loop 분포

44 4.3 개선 Idea 실험 처음 program된 Vth 산포에서시간경과에따른 Vth 산포의폭변화는 under Vth 영역과 over Vth 영역의차이로형성되며, 여기서는 under Vth 영역이 shallow trap이많아 program speed 빠른 cell들이좌우하는것으로확인되었기때문에 program speed가빠른 cell들을 auto program 산포의 verify level 위치가아닌산포의중간이후로가져다놓는다면전체 retention 산포폭증가가개선될것으로예상되어개선안으로 program speed별로 verify level을개별 control 하는것을제안한다. 그림 4.10 (a) 는기존 program 조건으로 loop 횟수별로진행한산포를 trace 한것이고, (b) 는 program speed에맞게 verify level을재조정하였으며 loop가낮은 page는 verify level을올려주되 total 산포에는큰차이가없는방향으로 program 조건을 modify 하였다. 이를통해변경된조건으로 program 시낮은온도에서시간의경과에따른 Vth 산포폭증가현상이개선되는것을확인할수있었다

45 (a) 기존조건 (0 ) (b) Verify Level 차별화조건 (0 )

46 (c) 시간에따른 Vth 산포폭변화 (0 ) 그림 4.10 개선방안평가

47 5. 결론 본연구에서는 3D NAND Flash에서온도가낮을수록 Vth 산포폭이증가하는현상에대해서 2D NAND와의구조적인차이에기인한특성분석을통해도출된개념을토대로실제소자에대해온도별로여러가지산포측정을진행하며현상분석및개선방안을연구하였다. 초기 program된 Vth 산포를기준으로시간경과에따른 Vth 산포폭의증가는 Vth 영역별로 charge migration 특성의정도가다르게나타나는것이다. 온도가낮을때 one pulse program에서는 over Vth 영역에서 Vth 변화폭이크게나타났으며 auto program에서는 under Vth 영역에서의 Vth 변화폭이크게나타났다. 두 program 조건에서의 Vth 변화폭이크게나타나는영역은 program loop 횟수가빠른 fast cell들이었으며해당 cell들의 migration 특성에는더열화가발생하는인자가존재하는것으로분석되었다. 고온 / 저온에대해 auto program을각각진행하여시간경과순으로 Vth 산포를확인하였을때고온에서는 under Vth 영역의감소폭과 over Vth 영역의감소폭이크게차이가없었지만저온에서는 under Vth 영역의감소폭이 over vth 영역의감소폭보다크게나타났으며이차이로인해저온에서의 Vth 분포폭이증가하는것으로확인되었다. 이는 over Vth 영역은 program speed가느린 cell들이며 charge migration 측면에서 thermionic emission 특성이크게작용하는영역이었으며 under Vth 영역은 program speed가빠른 cell들로 shallow trap에의한 electron/hole migration이크게작용하는

48 영역으로확인되었다. Over vth 영역은온도가낮아질수록 Vth 변화량이작아지지만 under Vth 영역은온도에둔감하게반응하기때문에저온에서두영역간의 Vth 차이가커짐으로인한 Vth 산포폭의증가가발생하게되는것이었다. 3D NAND에서는 SiN layer 사용을하게되어 lateral spreading 발생으로인해해당현상이생기지만 2D NAND에서는 floating gate 사용으로인해 lateral spreading이없기때문에온도별 Vth 분포폭의차이가없었던것이었다. 결과적으로 program speed가빠른 cell들과느린 cell들이서로다른 charge migration 특성에민감하게반응하기때문에발생한것으로확인되었고해당현상개선위해온도가낮을수록 program speed별로 verify level을개별적으로 control하는방법으로 program을진행하게된다면시간의경과에따른 retention Vth 산포폭의증가수준을개선시킬수있는것으로확인할수있었다

49 참고문헌 [1] Lee, J., et al. (2016). A new ruler on the storage market: 3D-NAND flash for high-density memory and its technology evolutions and challenges on the future. Electron Devices Meeting (IEDM), 2016 IEEE International, IEEE. [2] Park, K.-T., et al. (2014). A world's first product of three-dimensional vertical NAND Flash memory and beyond Non-Volatile Memory Technology Symposium (NVMTS), th Annual, IEEE. [3] Resnati, D., et al. (2017). "Temperature Effects in NAND Flash Memories: A Comparison Between 2-D and 3-D Arrays." IEEE Electron Device Letters 38(4): [4] Choi, B., et al. (2016). Comprehensive evaluation of early retention (fast charge loss within a few seconds) characteristics in tube-type 3-D NAND Flash memory. VLSI Technology, 2016 IEEE Symposium on, IEEE

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51 Abstract Analysis of Vth distribution difference by temperature at 3D NAND Flash Memory Lee Jung Ho Department of Engineering Practice Graduate School of Engineering Practice Seoul National University The demand for high capacity and high performance of NAND flash memory increases in various aspects, 3D NAND technology has been proposed as an alternative in the face of scaling down limit in the 2D NAND. The 3D NAND has a structural difference from the 2D NAND. Due to these differences, various problems that have not been experienced before have arisen. In this study, the increase of Vth distribution width with time after program was investigated as temperature was lowered in the 3D NAND, which is not observed in the 2D NAND. First, we analyzed the characteristics of charge trap flash and poly Si channel which are structurally different from the 2D NAND, and then performed experiments on the important characteristics of the 3D NAND

52 flash memory. In section 2, we describe related research on the structural characteristics of the 3D NAND flash. In chapter 3, we describe the fast charge loss mechanism and charge loss phenomena by Vth position studied in the 3D NAND for retention characteristic. In section 4, we analyze the phenomenon of increase of the deviation of the Vth distribution over time by observing Vth over time according to various conditions at high temperature and low temperature, and the reason why the deviation in the Vth distribution increases as temperature decreases. Finally, it was confirmed that the charge migration characteristics of the programmed are different according to the discrete programmed level, and suggestions for improvement of the distribution are provided. Keywords : 3D Staking, NAND Flash Memory, Charge loss, Cell Vth Student Number :

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