Issue & Tech 반도체패키징공정기술의이해와전망 연구진 김병욱 ( 재 ) 전북테크노파크책임연구원 CONTENTS 1 2. 반도체산업의발전. 반도체패키징공정기술 가. 반도체패키징공정의이해나. 반도체패키징종류와구조 3. 반도체패키징기술의진화와전망 가. 반도체패키징기술의진화나. 반도체패키징기술의전망 4. 결론및시사점
CONTENTS Summary 1 2 3 4. 반도체산업의발전. 반도체패키징공정기술 가. 반도체패키징공정의이해나. 반도체패키징종류와구조. 반도체패키징기술의진화와전망 가. 반도체패키징기술의진화나. 반도체패키징기술의전망. 결론및시사점 03 04 06 08 18 20 22 Issue & Tech 발행처 : 전북테크노파크 발행인 : 백두옥 이슈앤테크에수록된내용은연구진의견해로서전라북도, 테크노파크의정책과는다를수있습니다.
반도체패키징공정기술의이해와전망 03 SUMMARY 1947년세계최초로미국벨연구소에서트랜지스터를개발하고, 텍사스인스트루먼트 [TI] 사에서실리콘으로집적회로 [IC] 를제작 1965 년인텔의공동설립자인고든무어가 Moore s Law( 반도체의집적도는 18개월마다 2배씩증가한다는내용 ) 이론을발표하여반도체산업전반의혁신을주도함반도체패키징기술을통한 Beyond the Moore 진행 - 반도체전공정기술을통한성능및집적도개선한계에봉착 - 28nm이하반도체전공정투자비용의증가로인해반도체후공정투자가경제성측면에서유리하다고분석 - 저전력 / 고성능 / 소형반도체시장을위한미세공정의대안으로패키징기술의중요성인식반도체집적도향상을위한미세공정의한계를극복하기위한반도체후공정기술의주목 - 반도체 IC의보호및연결기능에치중했던반도체패키징기술이시스템집적화의방향으로진행함에있어매우중요한기술로부각됨반도체패키징기술은단순하게여러칩을하나로통합하는형태에서벗어나동종및이종기술의융복합화를급속히진행하여신시장창출 - 고성능화, 초소형화, 저전력화및스마트화를가속할수있는시스템반도체분야로진행시스템반도체는 IT응용중심에서벗어나자동차, 에너지, 의료, 환경분야로융합이진행되어보다편리하고쾌적한생활문화를창조할수있는기술로발전하고있음대용량, 고속의동영상코딩, 그래픽, 프로세서, 메모리혼합구조, 통신, HMI(Human Machine Interface), 인식, OS컴파일러, 임베디드소프트웨어등의다양한기술이통합되어진행됨
04 Issue & Tech Jeonbuk Techno Park 전북테크노파크 1. 반도체산업의발전 1947년벨연구소 (Bell Lab) 에서개발된트랜지스터의시작으로텍사스인스트루먼트 (TI:Texas Instrument) 사에서최초로집적회로 (IC:Integrated Circuit) 를제작하게되었다. 이후 1950년대와 1960년대를지나면서대량생산할수있는실리콘소재를기반으로집적기술의진보가이루어졌으며, 기존의아날로그부품을급속도로대체하며부품단가를획기적으로낮추는부품소재로서자리를잡게되었고, 1980년대개인용컴퓨터 (PC:Personal Computer) 의등장과보급을통해현재휴대용단말기 (Handheld Device) 의핵심부품으로발전하게되었다. 1958년집적회로기술의발전으로인해반도체산업은주로집적도향상및통합에주력해왔으며, 1965년인텔의공동설립자인고든무어가발표한 Moore s Law( 반도체의집적도는 18개월마다 2배씩증가한다는내용 ) 이론은향후반도체개발자와생산자를독려하는상식으로발전하게됐으며, 시장생존의법칙으로자리를잡으면서산업전반의혁신을주도하는데커다란영향을미치게되었다. 이러한노력이지속되는가운데최근전자제품의급속한발전을가능하게한반도체산업의 4가지핵심기술로는반도체기술, 반도체패키징기술, 제조공정기술, 소프트웨어기술을들수있다. 반도체기술은마이크로이하나노단위의선폭, 천만개이상의셀 (Cell), 고속동작, 많은열방출등다양한형태로발전하고있으나상대적으로이를완벽하게패키징하는기술이뒷받침되지못하면서반도체의전기적성능이반도체기술자체의성능보다는패키징기술과이에따른전기적접속에의해결정되어지고있다. 자료 : SEMATECH [ 그림 1] 반도체제조공정의기술적한계
반도체패키징공정기술의이해와전망 05 또한반도체기술은시스템구현에필요한다기능고집적반도체기술인시스템반도체와고주파소자, 이차전지, 전력용반도체등을포함하는특화디바이스, 정보기억능력이구현되는메모리반도체, 반도체를생산하기위한반도체제작공정, 반도체장비, 반도체소재, 반도체패키징, 인쇄회로기판 (PCB:Printed Circuit Board) 기술등을포함하여광범위하게접근해야한다. 반도체기술중웨이퍼에반도체회로를구현하는전공정의발전이현재는소자간간격축소및종횡비상승으로전공정기술을통한성능및집적도개선한계등기술적어려움에부딪히고있는상황에이르렀으며, 이러한환경속에 28nm 이하의반도체전공정투자에대한비용이증가하고있기때문에반도체전공정기술의한계를극복하고, 저전력, 고성능, 소형반도체를위해미세공정의대안으로후공정투자를유도하여기존 2차원에서 3차원으로반도체구조를변화시키고자하는반도체패키징기술이주목받고있는상황이다. 실제고속전자제품의전체전기신호지연은 50% 이상이칩과칩사이에서발생하는패키징지연에의해발생하고, 향후시스템의크기가클수록전기신호지연이더증가할것으로예상되고있으므로반도체패키징기술이중요하게인식되고있으며, 반도체전공정의기술도약과함께반도체패키징산업도동반성장할수있어야한다. [ 그림 2] 반도체산업의역사와전망
06 Issue & Tech Jeonbuk Techno Park 전북테크노파크 2. 반도체패키징공정기술 가. 반도체패키징공정의이해반도체제조공정은웨이퍼위에회로를형성시키는전공정 (FE:Front-End) 과후공정 (BE:Back-End) 으로구분되어지고, 전공정은다시 Wafer Diffusion 공정과 Wafer Test 공정으로나뉘고, 후공정은다시패키징공정 ( 또는 Assembly 공정 ) 과테스트공정으로나뉘게된다. 일반적으로반도체칩은수많은미세전기회로가집적되어있으나그자체로는반도체완성품으로서의역할을할수없으며, 외부의물리적또는화학적충격에의해손상될가능성이존재한다. 따라서반도체를패키징하는가장큰목적은 1) 반도체칩에필요한전원공급, 2) 반도체칩과메인 PCB간의신호연결, 3) 반도체칩에서발생되는열방출, 4) 반도체칩을외부의습기나불순물로부터보호할수있게포장하여반도체로서의기능을할수있도록해주는기술을반도체패키징 (Packaging) 이라고한다. 반도체패키지는일반적으로실리콘칩과기판, 금속선 (or 범프 ), 솔더볼 (or 리드프레임 ), 몰딩컴파운드, 접착제등으로구성되어있다. 각구성요소별기능을살펴보면다음과같다. 1 기판 (Substrate) : 반도체칩을실장하는용기이며, 칩과메인PCB 간전기적신의연결통로의역할을한다. 절연층위에전기적신호를전달할수있는도체를배열한구조로서, 칩의미세한배선을메인PCB 의스케일로변환시켜준다. 2 금속선 (Metal Wire) : 반도체칩과기판사이를연결하며, 주로금 (Au) 이나구리 (Cu) 등이사용된다. 최근에는칩의패드 (Pad) 위에돌기를형성시킨범프 (Bump) 가금속선대신사용되기도한다. 3 솔더볼 (Solder Ball) : 기판과메인 PCB를연결시켜준다. 솔더볼이사용되기이전에는리드프레임이사용됐었으며, 현재도리드프레임기반반도체패키지가사용되고있다. 4 몰딩컴파운드 (Molding Compound) : 제품최종성형및부품고정을위해사용된다. 몰딩컴파운드의재료는세라믹, 금속, 플라스틱등이사용되는데, 현재는값이저렴한플라스틱이주류를이루고있다. 에폭시수지에실리카등의무기재료와각종부재료 ( 경화재, 난연재, 이형제등 ) 가첨가된 EMC(Epoxy Molding Compound) 가주로사용된다.
반도체패키징공정기술의이해와전망 07 [ 그림 3] 반도체패키징의예반도체패키징이필요한이유는전기적인연결이라는관점에서볼때, 반도체칩과전자제품메인보드의회로폭에차이가있기때문이다. 전자제품을동작시키는역할의반도체칩은그자체로는아무런역할을할수없고, 전자제품을구성하는회로에연결되어야비로소반도체칩의기능을수행할수있다. 반도체칩을회로위에바로장착할수없으므로상호간의회로폭차이를완충시켜줄수있는역할을바로반도체패키징이담당하게된다. 반도체패키징공정을대략적으로살펴보면다음과같다. 1 Back Grinding 공정 : 전공정에서가공된웨이퍼의후면을얇게갈아내는공정 2 Sawing(Dicing) 공정 : 웨이퍼를개별단위 (net die) 로잘라내는공정 3 Die Attaching 공정 : 회로기판 (substrate) 에칩을붙여고정하는공정 4 Wire Bonding : Gold Wire 로칩을전기적으로연결하는공정 5 Molding : EMC 물질로칩이실장된기판을감싸는공정 6 Marking : 레이저로개별제품에제품정보를새기는공정 7 Solder Ball Mount : 회로기판에솔더볼을붙여아웃단자를만드는공정 8 PKG Sawing : 모듈 / 보드 / 카드에실장하도록개별반도체로잘라내는공정 반도체패키징공정이완료되면패키징제품의불량여부를확인하는테스트공정이진행된다. 반도체패키징테스트공정은패키징된반도체를검사장비에넣고다양한조건의전압및전류등전기신호와온도등을인가하여제품의전기적특성, 기능적특성, 그리고동작속도등을측정한다. 테스트공정은반도체의종류에따라달라질수있는데동적임의접근기억장치 (DRAM:Dynamic Random Access Memory) 의경우다음과같은테스트공정을진행한다.
08 Issue & Tech Jeonbuk Techno Park 전북테크노파크 1 Assembly Out : 제품종류, 수량, I/O 수 (bit) 수등을확인하는공정 2 DC Test & Loading / Burn-In : 선행공정을거치면서발생된불량을선별한후제품에고온, 고전압등의극한조건을가하여신뢰성을확인하는공정 3 Post Burn-In : 상온및저온에서전기적특성및기능을검사하는공정 4 Final Test : Burn-In 테스트이후제품의작동여부를검사하는공정 [ 그림 4] 반도체패키징공정개략도 자료 : 하나마이크론 나. 반도체패키징종류와구조반도체부품을구현하는다양한형태의패키지에대해살펴보면다음과같다. 1 QFN(Quad Flat No-Lead) QFN 패키징방식은구리리드프레임위에반도체칩이올라가고와이어본딩을한후몰딩을한형태로리드가없어서작고가벼우며전기적성능과열적특성이우수
반도체패키징공정기술의이해와전망 09 하고신뢰성이좋다. QFN 패키징방식은반도체패키징중가장저렴하면서도지속적 으로사용되는패키징방식이다. [ 그림 5] QFN 패키징구조 2 TSOP(Thin Small Outline Package) PC에사용되는메모리패키지로리드프레임을사용하는가장일반적으로사용되는 TSOP는리드프레임위에칩을올리고와이어본딩몰딩을한후리드를구부려완성하는패키지구조이다. DRAM, SRAM, 유턴메모리패키지로주로사용된다. 패키지두께가 1mm 이하이고, 리드간피치가 0.5mm 이하이다. [ 그림 6] QFN 패키징구조 3 BOC(Board On Chip) PC와노트북에서리드프레임이아닌 PCB 형태의메모리패키지로사용되는 BOC (Board On Chip) 는기판에메모리칩의본딩면이부착된형태로칩의본딩패드와기판의본딩패드를기판의중앙에형성된슬롯을통하여와이어본딩으로기판의본딩패드와접속하는구조로이루어져있다. 기판의본딩면과솔더볼면이한평면상에있는것이특징이며, 기존의리드프레임을라미네이트기판으로대체하여입출력핀수의다양화와칩의수직적층도가능하여고속화및대용량화가용이하여메모리칩에광범위하게사용하고있다. 와이어본딩이슬롯을통해이루어지므로전체크기를 TSOP에비해작고얇으며고속화가가능한장점을가지고있다.
10 Issue & Tech Jeonbuk Techno Park 전북테크노파크 [ 그림 7] BOC 패키징구조 4 MCP(Multi Chip Package) MCP는박판의기판위에 50~80um 의얇은칩을여러개적층하여용량과성능을증가시킨구조로모바일기기에사용되는메모리에사용된다. 패키지형태로는 FBGA (Fine Pitch Ball Grid Array) 이다. 이와같은패키지를구현하기위해서는웨이퍼를얇게하는기술얇은칩을적층하고와이어본딩하는기술이필요하다. 메모리소자는칩을 2층쌓는 DDP(Double Die Packaging), 3층쌓는 TDP(Triple Die Packaging), 4층쌓는 QDP(Quad Die Packaging) 가사용되고있으며, 최근에는소자안에컨트롤러를내장한 emmc(embedded Multi Media Card), emcp (embedded Multi Chip Package) 가모바일기기용메모리소자로사용되는추세이다. 첫번째로, MCP 용핵심 Package 공정기술을살펴보면박형패키지구현을위해서는얇은 PCB 기판위에 MCP형태로메모리칩을적층한후얇게몰딩하는기술이필요하다. 칩두께를얇게백그라인딩해야하는데 50um 두께까지는일반 Mechanical Grinding 과 Polishing 으로진행하고, 50um 이하의두께는 DBG(Dicing Before Grinding) 공정방식을도입해야한다. DBG공정은백그라인딩을하기전에웨이퍼를 Sawing 하고, 테이프를마운팅함으로써칩을얇게백그라인딩할때발생하는칩휨현상 (Chip Warpage) 을방지할수있다. 그리고 50um 이하의얇은칩을 Sawing 하기위해서는 Laser를이용하여칩에손상이없도록최적화해야한다. 또한얇은칩을웨이퍼마운트테이프에서떼어 PCB에붙이는기술이필요한데이를위해 Pin을사용하지않는특별한키트개발이필요하다. 이후와이어본딩공정에서는두께가얇아져서와이어본딩하기어려운협소한공간에매우낮은높이로와이어본딩을진행하여칩에손상이없도록해야한다. [ 그림 8] MCP 패키징구조
반도체패키징공정기술의이해와전망 11 5 FCB(Flip Chip Bonding) Flip Chip 본딩패키지는칩위의패드와 PCB 또는리드프레임을연결하는방법으로와이어본딩대신에칩의본딩패드위치와동일하게기판에범핑패드를만들어솔더볼을이용해연결한패키지형태이다. 와이어본딩을했을때보다전기적특성이좋고, 와이어본딩루프의높이가없어좁은면적으로칩실장밀도를높일수있다. Flip Chip 본딩방식은전체표면을전기적연결통로로사용할수있어입출력단자의수를늘릴수있는장점을가지고있다. DRAM 등의메모리소자와 Flash 메모리의패키지로사용된다. [ 그림 9] FCB 패키징구조 6 SiP(System in Package) SiP는기판위에서로다른기능의능동소자들을올린후에하나의패키지로몰딩해서소자간접속경로의단거리확보를통한고성능과우수한전기적특성을확보할수있는패키지형태이다. SiP는와이어본딩과 Flip Chip 범프의복합기술로칩의수직적층과다른기능의칩을병렬로배열하여초경량초소형의반도체기능을확보하는것이가능하다. [ 그림 10] SiP 패키징구조 7 WLCSP(Wafer Level Chip Scale Package) WLCSP 는가장작은크기를구현할수있는칩크기의패키지로전기적특성이좋고저렴하게생산할수있는장점이있다. 스마트폰에들어가는많은소자가 WLCSP 형태로제작되어소형이면서도빠른스피드를구현하는방향으로개발이이루어지고있다.
12 Issue & Tech Jeonbuk Techno Park 전북테크노파크 [ 그림 11] WLCSP 패키징구조 [ 그림 12] WLCSP 패키징프로세스 (LED) 8 POP(Package On Package) 스마트폰및타블렛 PC에서는수직적확장으로 3차원패키지를구현하기위해 AP(Application Process), 베이스밴드칩과메모리를적층하는 POP 형태를사용하여부품크기를최소화하고신호전달이빠르게이루어질수있도록하고있다. POP는연결배선의길이를최소화할수있어이차원배열시발생하는신호지연, 임피던스부정합등의손실을최소화할수있고, 공간적으로수직방향을활용하므로단위면적당실장면적을극대화하여대용량, 초소형부품을구현할수있다. 기존에는로직기능을하는패키지와메모리패키지를평면에 2차원적으로배치하여보드의공간을많이차지하고, 한가지패키지사양이변경되면보드를새로제작해야하므로추가비용이필요하다.
반도체패키징공정기술의이해와전망 13 반면에로직과메모리소자를하나의패키지로제작하면둘중하나가바뀌면전체테스트프로그램과테스트보드를수정해야하므로시간과비용이많이들었다. POP는로직패키지와메모리패키지를각각테스트한후패키지를적층하므로변동발생시해당패키지의테스트도구만변경하면되므로시간과비용을획기적으로줄일수있는장점이있어제작을용이하게하고소자의성능과집적도를향상시키는효율적인방법이되고있다. [ 그림 13] POP 패키징구조 [ 그림 14] POP 패키징프로세스 9 FOWLP(Fan Out Wafer Level Package) 일반적인 WLP(Wafer Level Package) 는패키지 I/O(Input/Output) 단자를모두칩안쪽에배치시켜야하므로칩사이즈가작아지면볼크기와피치를줄여야하므로표준화된볼레이아웃을사용할수없다. 이러한문제를해결하기위해칩바깥쪽에패키지 I/O 단자를배치시키는형태인팬아웃웨이퍼레벨패키지 (FOWLP:Fan-Out
14 Issue & Tech Jeonbuk Techno Park 전북테크노파크 Wafer Level Package) 가제안되고있는데, 이경우, 칩크기가작아지더라도표준화된볼레이아웃을그대로사용할수있는장점이있다. FOWLP 는패키지공정이간단하고두께를얇게구현할수있어서 BGA보다소형화와박형화가가능하고열특성과전기적특성이우수하여모바일제품에적합하다. 경박단소형의장점이있는 FOWLP 는초기 I/O 150~250 핀의집적회로를시작으로점차 300 핀이상의집적회로로확대가될것으로예상되며, 적용소자도베이스밴드와아날로그집적회로, RF(Radio Frequency) 소자에적용되기시작하여 AP(Application Processor) 와 PMU(Power Management Unit) 에확대적용될예정이다. FOWLP 는 PCB를이용하는일반적인 POP보다더컴팩트하게구현할수있으며 POP의휨현상발생으로인한문제를해결할수있다. FOWLP 는기존패키지대비칩크기를 1/16 정도의수준으로줄일수있고, 인쇄회로기판을사용하지않아서기존패키지공정대비원가경쟁력이높다. 또한하나의패키지에다양한기능의칩들을실장하는 SiP가가능해빠르게변하는모바일기기와사물인터넷시장에서매우유리한패키징기술이다. [ 그림 15] FIWLP 와 FOWLP 패키징구조 [ 그림 16] FOWLP 패키징구조
반도체패키징공정기술의이해와전망 15 [ 그림 17] FOWLP 패키징프로세스 10 TSV기술 (Through Silicon Via) 반도체소자의집적도를높이는방법으로칩들을적층하여와이어본딩하는 MCP와패키지를적층하는 POP가일반적으로사용되고있지만, 최근처리속도를높이기위한방법으로두개이상의칩을수직으로적층하고실리콘을관통하는전극을통하여회로를연결하는 TSV 기술이적용되고있다. TSV 기술은실리콘웨이퍼의상부와하부를전극으로연결하여최단거리의신호전송경로를제공하므로패키지의경박단소화에가장유리하다. 특히, TSV기술은 CMOS 이미지센서에적용되어활용되고있으며, CPU 위에 TSV 기술와이드 I/O로메모리를연결하는제품, 캐시메모리로고속메모리를올리는제품, 휴대전화에들어가는베이스밴드프로세서위에 TSV기술로메모리를올리는제품, RF를포함한무선칩에 TSV기술을적용하여전원과그라운드를연결해서고주파성능을향상시키는제품, 애플리케이션과베이스밴드프로세서를 TSV기술인터포저를이용해모듈화하는부품개발등으로적용하여진행되고있다. TSV기술이양산제품에적용되기위해서는아직도여러가지문제를해결해야하는데특히, 열관리, 비아형성, 박형웨이퍼취급등에주의해야하며, 이외에도설계및공정파라미터최적화, 본딩환경, W2W(Wafer to Wafer) 본딩정렬, 웨이퍼뒤틀림, 웨이퍼휨, 검사, 결합신뢰성, 제조수율확보등고려해야할부분들이많이있다.
16 Issue & Tech Jeonbuk Techno Park 전북테크노파크 [ 그림 18] TSV 기술패키징구조 [ 그림 19] TSV 기술패키징프로세스 11 인터포저 (Interposer) 최근반도체패키징업계에서는차세대시스템패키징기술로 TSV기술인터포저가주목을받고있다. 인터포저는서킷보드와칩사이에들어가는기능성패키지기판으로시스템온칩 (SoC) 과달리물성이다른칩들을넣을수있고, 비교적패키징수율이높다. 지금까지인쇄회로기판 (PCB) 이나유기 (Organic) 기판이쓰였으나전도성이낮고열을제시간에방출하지못했었다. TSV기술인터포저는실리콘웨이퍼위에칩들을얹거나실장하고기판에구멍을뚫은후내부를전도체로채워칩간또는칩과 PCB 간을연결한다. CPU와메모리칩의소자고밀도와회로의복잡성때문에크기나핀수가다른 CPU와메모리칩을부착시키기위해서는설계의자유도나성능에제약이따를수있다. 따라서인터포저는서로다른피치크기, 위치의패드를가진다양한칩간에전기적연결을제공하는중간매체로실리콘, 글라스등이사용되며면적과크기가작고, 고성능및저비용을실현할수있다.
반도체패키징공정기술의이해와전망 17 [ 그림 20] 인터포저패키지 12 유연패키지기술 (Flexible Package) 아울러최근에는제품사용의편의성을강조하기위해휘어지거나접을수있는전자제품에대한요구가증가하고있다. 전자제품이유연해지기위해서는사용되는반도체부품또한유연성을가져야한다. 실리콘반도체소자는두께가 80μm 이상일경우는딱딱한성질을가지고있고, 그이하가되면유연한특성을가지게된다. 실리콘소자를 80μm 이하로얇게한후유연한기판에접합시키고소자간을연결하면유연한반도체소자를확보할수있다. 이러한과정을통해자유자재로휘어지는메모리를만들어낼수있어서의류및신발등웨어러블 (Wearable) 제품에적용할수있는장점이있다.
18 Issue & Tech Jeonbuk Techno Park 전북테크노파크 3. 반도체패키징기술의진화와전망 가. 반도체패키징기술의진화반도체패키징기술은크게 3단계의진화과정을거치며발전하고있다. 1세대는리드프레임 (Lead Frame) 계열의패키지다. DIP(Dual Inline Package) 를시작으로 SOJ(Small Outline J-Lead), QFP(Quad Flat Package) 형태로진화하면서삽입실장형 (Through Hole Mounting) 에서표면실장형 (Surface Mounting) 으로실장기술이전환됐다. 2세대는 BGA(Ball Grid Array) 계열의패키지다. 이는패키지와메인 PCB와의연결방식이리드프레임에서솔더볼 (Solder Ball) 로전환된것이다. 이로써 I/O 단자수가획기적으로증가했다. 이후부품소형화와반도체공정기술의미세화로 CSP(Chip Scale Package) 와플립칩 (Flip Chip) 본딩방식이개발되었으며, CSP는패키지의면적이내장된칩면적의 120% 가넘지않는패키지로, 주로 DRAM, SRAM, Flash 메모리, 주문형반도체 (ASIC:Application Specific Integrted Circuit), 디지털신호처리 (DSP:Digital Signal Processing) 등에적용되고있다. 플립칩본딩은칩의외부입출력단자인패드위에미세한돌기, 즉범프 (Bump) 를형성시킨후에칩을뒤집어서기판과맞대어본딩하는방식이다. 기존방식은패드와기판이금속선으로연결되었으나, 금속선대신범프로대체하여 600개이상의높은핀카운트구현이가능하게되었고데이터처리속도도진전되었다. 또한기존의다이레벨패키지 (DLP:Die Level Package) 에서웨이퍼레벨패키지 (WLP:Wafer Level Package) 로의진화도이루어졌다. DLP가웨이퍼상의칩을절단한이후에패키지를하는방식이라면, WLP는웨이퍼상에서패키지가진행된다. 이는핀수가 100개이하인소형화제품에적합하며, 주로고속 DRAM 이나 EEPROM(Electrically Erasable Programmable Read-Only Memory), Flash 메모리, DSP, 이미지센서등에적용이가능하다. 기존의패키지가칩의개수에따라패키징가격이선형적으로증가하는반면 WLP는웨이퍼에서일괄적으로패키징을하기때문에대량생산시제조단가가대폭절감되는장점을가지고있다. 3세대패키지는여러개의칩을패키지레벨에서융합하는기술이다. 작은면적에다수의칩을패키지하기위해 3차원적층기술이개발됐고, 칩과수동소자가함께내장되는모듈형태의패키지도새롭게등장했다. 2세대까지의패키지기술이소형화와배선의고밀도화에주력했다면 3세대에서는기존의기술을활용해단일패키지상에서다수의기능을구현하는 MCM(Multi Chip Module), SOP(System on Package), SIP(System in Package), POP(Package on Package), TSV기술 (Through Silicon Via), S-CSP(Stacked CSP), FC-S-CSP(Flip Chip Stack CSP), Fan out Package 등의개발이진행되고있다.
반도체패키징공정기술의이해와전망 19 이로써메인 PCB 상에서나구현되던서브시스템을패키지레벨에서구현하는것이가능하게됐다. 향후반도체패키징기술은초소형화및시스템화하는경로로진화가예상되고있으며, 모바일기기의확산에따라고성능칩을작은면적에집적하는기술이비약적으로발전할전망이고, 특히, 3세대패키징기술은내장되는부품의수율과시스템전체에대한높은이해도가요구되는기술집약적산업으로시장의수요가부상하는제품을빠르고저렴한가격에공급할수있는능력이필수적으로요구된다. 이에따라반도체패키징산업에서업체간 R&D 능력및양산기술의차별화가가속화될것으로보인다. 즉, 빠르게발전하는패키징기술에대한양산능력을축적하고, 선행기술을확보할수있는능력이있는업체와그렇지못한업체간의격차가크게확대될것으로보인다. [ 그림 21] 반도체패키징기술의진화 [ 그림 22] 다양한반도체패키징기술
20 Issue & Tech Jeonbuk Techno Park 전북테크노파크 나. 반도체패키징기술의전망반도체패키징기술은단순하게여러칩을하나로통합하는형태에서벗어나동종및이종기술의융복합화를급속히진행하여신시장을창출하고있으며, 시스템의고성능화, 초소형화, 저전력화및스마트화를가속할수있는시스템반도체분야로진행되고있다. 시스템의핵심기능을하나의칩에집약한반도체로휴대폰, 가전, 자동차등우리일상생활속에편재하며, 삶의편리성을추구하고새로운변화를혁신하는핵심기술로 개별소자의개념 에서시스템통합과서비스가치를창출하는 융복합반도체형태의개념 으로발전을모색하고있으며, 시스템산업과서비스산업의고부가가치화에대한중추적인역할을담당할것으로기대된다. [ 그림 23] 시스템반도체의개념 [ 그림 24] 반도체적용범위
반도체패키징공정기술의이해와전망 21 시스템반도체는스마트폰과태블릿 PC, 스마트TV, 자동차등 IT 융복합기기에초고속통신처리기능을담당하고있어향후다양한산업군에서수요가확대될것으로예상되며, 특히, 반도체기술, 정보기술과통신기술을융합한 ICT(Information and Communications Technologies) 컨버전스고도화로자동차분야, 로봇분야, 바이오테크놀러지분야, 홈네트워크분야, 보안분야등신규비즈니스모델의신규창출과확대통해성장가능성이매우높을것으로예상된다. 최근소비자들의수요가점차다양한세그먼트와라인업으로확산되고있으며, 요구사항역시다양화되면서제품출시사이클이점점짧아지고있는상황이다. 현재반도체및 IT 업계에서는스마트폰이후의제품으로 IoT로대변되는스마트홈과웨어러블기기로확장을진행하고있으며, 아직분명한소비자의요구를끌어내지못한채다양한시도가이루어지고있는실정이다. 이는최근에출시된웨어러블제품을통해서도알수있듯이많은기업들이기존의액세서리제품들의역항을 IT 제품으로대체하기위해서는다양한폼팩터 (Form Factor) 형태로많은제품을소개하고다양한제품으로경쟁을하게되는상황에서반도체패키징및테스트의역할이한층중요하게부각되는상황으로인식될것이다. [ 그림 25] 최근출시되는다양한웨어러블디바이스이러한반도체패키징기술을포함한시스템반도체는 IT응용중심에서벗어나자동차, 에너지, 의료, 환경분야로융합이진행되어보다편리하고쾌적한생활문화를창조할수있는기술로발전할수있으며, 대용량, 고속의동영상코딩, 그래픽, 프로세서, 메모리혼합구조, 통신, HMI(Human Machine Interface), 인식, OS컴파일러, 임베디드소프트웨어등의다양한기술이통합되어 Solution on a Chip 형태로진화할것으로전망된다.
22 Issue & Tech Jeonbuk Techno Park 전북테크노파크 자료 : KEIT [ 그림 26] 시스템반도체기술발전전망 4. 결론및시사점 SoC(System On Chip) 기술의전유물로여겨지던시스템통합노력이반도체후공정인패키징기술분야에서칩레벨 (Die Level) 및웨이퍼레벨 (Wafer Level) 그리고심지어보드레벨 (Board Level) 에서도진행중에있으며, 이중 TSV기술을중심으로한최근의다이레벨및웨이퍼레벨의패키징기술은시스템레벨통합 (System Level Integration) 분야에서플랫폼기술로자리매김할것으로기대하고있으며, 이렇게 TSV기술을이용한시스템레벨통합기술은많은가능성을가지고있음에도아직산업적으로는해결되어야할문제가존재하고있다. 반도체패키징기술의진화를통해여러가지많은패키징기술들이기술적, 경제적문제를넘어신기술로자리잡아반도체성능을향상시켜왔듯이조만간이러한문제점들을극복하고상용화할수있는시기가다가올것으로예상하고있다. 플립칩본딩패키징기술이시장
반도체패키징공정기술의이해와전망 23 진입에 30년정도의시간이걸린사실에비하면, TSV기술을적용한반도체패키징기술은비교적빠른속도로급속한진전을보이고있는상황이다. 스마트폰산업에의해 High End 중심의시스템레벨통합기술이시장에소개되고적용되어왔다면, 이제는클라우드컴퓨팅 (Cloud Computing) 및사물인터넷 (IoT:Internet of Things) 분야로접근하고, 이러한기술을다양한분야에적용하여시장에서첨단기술로자리매김할수있도록역할을이어받아야한다. 특히, 전라북도는 LED, 태양광등반도체관련장비와기술들을활용할수있는기업들과함께대표적주력산업인자동차산업및탄소산업과의융합을통해시너지효과를제고할수있도록방안을모색해야하며, 아울러반도체관련기업유치및활성화제도를연계한기술개발이이루어질수있도록주력산업과여타산업간의연관관계를보다강화하기위한정책마련이필요하다. 끝으로반도체기술의 1위라는명성을유지하기위해서는국가차원에서메모리산업에편중된구조적문제를해소하고, 반도체산업의균형적성장을계획하여반도체전공정분야와반도체패키징분야그리고후방산업인반도체장비분야및반도체재료에도그중요성을인식하고지원에도관심을높여야전체적인반도체산업의제 2부흥기를이끌어낼수있다. < 참고문헌 > 1. Handbook of 3D Integration: Volume 3-3D Process Technology, Philip Garrou, Mitsumasa Koyanagi, and Peter Ramm, 2014 2. Supply Chains for HVM of 3D IC integration, Vol. 17, No.1, chip scale review, John H. Lau, 2013 3. 반도체제조공정의신기술, 한국산업기술평가관리원, Issue Report, 2015 4. 반도체분야시장전망보고서, 충청지역사업평가원, 2013 5. 시스템반도체, 한국산업기술평가관리원, Issue Report, 2015 6. 반도체 Device 별 Package 동향, 전자자료사, 2014 7. 국내반도체시장구조변화와향후전망, 정보통신정책연구원, 제 24 권, 20 호, 통권 542 호, 이은민, 2012 8. 차세대반도체공정 / 소자개발동향, 한국산업기술평가관리원, 한태희, 2011
Issue & Tech 201 슈앤테크 vol.37 전라북도전주시덕진구반룡로 110-5 Tel. 063) 219-2114 Fax. 063) 219-2100