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1 84 연구논문 김대곤 * 홍성택 * 김덕흥 * 홍원식 **, 이창우 *** * 삼성테크윈 MDS 개발팀 ** 전자부품연구원부품소재물리연구센터 *** 한국생산기술연구원용접접합기술센터 Fabrication and Reliability Test of Device Embedded Flexible Module Dae Gon Kim*,, Sung Taik Hong*, Deok Heung Kim*, Won Sik Hong**, and Chang-Woo Lee*** *Micro Device Solution Team, Samsung Techwin Co., Ltd, Seongnam-si , Korea **Components and Materials Physics Research Center, Korea Electronics Technology Institute, Seongnam-si , Korea ***Advanced Welding & Joining Technology Center, Korea Institute of Industrial Technology, Incheon-si , Korea Corresponding author : wshong@keti.re.kr (Received June 19, 2013 ; Revised June 20, 2013 ; Accepted June 20, 2013) Abstract These days embedded technology may be the most significant development in the electronics industry. The study focused on the development of active device embedding using flexible printed circuit in view of process and materials. The authors fabricated 30um thickness Si chip without any crack, chipping defects with a dicing before grinding process. In order to embed chips into flexible PCB, the chip pads on a chip are connected to bonding pad on flexible PCB using an ACF film. After packaging, all sample were tested by the O/S test and carried out the reliability test. All samples passed environmental reliability test. In the future, this technology will be applied to the wearable electronics and flexible display in the variety of electronics product. Key Words : Flexible module, Embedded device, Thin wafer, Reliability test, Bendable 1. 서론 최근의전자제품은휴대폰, IT 이동기기제품, 유비쿼터스컴퓨팅을이용한다기능, 집적화의시대로접어들었으며네트워크, 인터넷, 디지털컨텐츠, 휴대정보기기, 멀티미디어, 유무선통신기술등이융합하며종래개념으로정의할수없는새로운기기로점점진화되어가고있다. 전자기기의진화와더불어다양한정보를인간에게언제어디서나전달하는정보전달매체로서외부충격에강하며휴대하기용이하고경박단소하면서임의의형태로구현이가능하고특히, 유연하여종이처럼접거나고굴곡의기하학적형태까지도가능한 고집적플렉시블전자모듈에대한요구가대두고있다 1-5). 반도체패키징기술역시평면적으로부품을배치하는종래의 2차원실장기술의한계를극복하기위해다양한형태의 3차원적층실장기술개발에대한연구가활발히진행되고있으며, 이중디바이스가기판내부에삽입되는내장형전자모듈에대한패키징기술이최근많은주목을받고있다. 디바이스내장형모듈기술은 PCB 기판의고밀도 3D 실장구조로서, PCB 기판을다층구조로함과동시에, 그내부에반도체 IC 칩을내장하는구조로최단의배선길이에의한신호처리의고속화는물론기판단위면적당실장부품의효율이향상되며이로인한소형화로시스템의미세화, 저전력화를도모할수있기때문에차세대마이크로시스 Journal of KWJS Vol.31 No.3(2013) pp

85 템을구현하기위해꼭필요한기술이라할수있다 6-7). 따라서본논문에서는디바이스내장형플렉시블전자모듈을제조하기위한핵심단위공정및각단위공정에서필요한요소기술들과제작된전자모듈의신뢰성평가결과에대해기술하고자한다. 2. 실험방법 디바이스내장형플렉시블전자모듈을제작하기위한전체프로세스를간략히도식화하여그림 1에나타내었다.

2 85 템을구현하기위해꼭필요한기술이라할수있다 6-7). 따라서본논문에서는디바이스내장형플렉시블전자모듈을제조하기위한핵심단위공정및각단위공정에서필요한요소기술들과제작된전자모듈의신뢰성평가결과에대해기술하고자한다. 2. 실험방법 디바이스내장형플렉시블전자모듈을제작하기위한전체프로세스를간략히도식화하여그림 1에나타내었다. 그림에서알수있듯이전체프로세스는크게내층기판제작, thin wafer 제작, 층간절연접착제를이용하여내층기판과외층기판을적층, 내 / 외층기판을전기적으로 interconnect 하는공정으로나뉘어진다. 내 / 외층기판을제작하는공정프로세스는일반적으로 FPC 제작하는공정과유사하지만디바이스내장형전자모듈을제작하기위해서중요한핵심공정은 thin wafer 가공기술, thin chip bonding 기술, 내층과외층을 interconnection 하는기술이다. 본논문에서는앞서이야기한핵심공정기술에위주로설명하고자한다. 먼저디바이스내장형플렉시블전자모듈을제작하기위해사용한플렉시블기판은 sputter type 의양면 FCCL, thin device 는 8인치 si wafer 를사용하였다. 본실험에서디자인한칩의상세사양은 Table 1에나타내었다. Chip bump는높이 15um, 사이즈 50 50um 의 Au bump 를전해도금법으로형성하였으며기판과칩과의전기적통전및제작된전자모듈의불량검사를위하여 daisy-chain 을칩과기판에모두반영하였다. 칩과내층기판의전기적접속은 ACF 필름을이용하여플립칩본딩을하였으며, 칩이본딩된내층기판과외층기판은 resin flow 및밀착력을향상시키기위해특수제작된 50um 두께의본딩시트 (bonding sheet) 를사용하였다. 또한, 외층기판의솔더레지스트 (solder Fig. 2 Schematic diagram of chip and daisy chain design structure Table 1 Specifications of thin chip Content Design Content Design Wafer size 8" Die size pitch size open 2.0x2.0 mm 150um 100x100 um 35um Daisy chain line width Die outer line & text width Scribe lane width No. of pad Pad region size 40um 20um 70um 36ea 1.45x1.45 mm Table 2 Characteristics of flexible material Material Company ACF Bonding Sheet Coverlay Telephus Innox Innox Property Particle size : 5um Particle type : Polymer/Ni/Au Particle density:>10,000pcs/mm2 Thickness : 50um Solid contents : 30~35wt% Epoxy+Acryl base PI(12.5um)+Adhesive(35um) Solid contents : 30~35wt% Epoxy+Acryl base resist) 물질은커버레이 (coverlay) 를사용하여제작된전자모듈의유연성을유지하였다. Thin device Dicing Grinding Device DFR Lami. Exposure DES DFR Lami. Strip Finish plating Develop Exposure Chip bonding Laminating Laser drill Cu plating Resist coating DES Exposure DFR Lami. & DES Coverlay Lami. & Exposure Develop Finish plating Inspection & packing Fig. 1 Process mapping of device embedded electronic module 3. 실험결과 3.1 Thin wafer 제작 디바이스내장형전자모듈을만들기위해서는얇은두께의칩이필수적으로요구된다. 본연구에서는 thin wafer 를제작하기위해서일반적인 thinning 프로세스가아닌 DBG(dicing before grinding) 공법을적용하여약 30um 두께의칩을제작하였다. 그림 4에 normal grinding 프로세스와 DBG 프로세스를도식화하였다. DBG 프로세스는먼저 wafer 앞면의 dicing 라인을따라일정한두께로 sawing 한후 wafer 뒷면을그라인딩하 大韓熔接接合學會誌第 31 卷第 3 號, 2013 年 6 月 253

86 김대곤 홍성택 김덕흥 홍원식 이창우 Circuit formation Tape lamination Back grinding UV irradiation Tape remove Die crack Ejector cap Inner size Dle Vacuum Suction Vacuum Suction Dicing tape lami.

3 Wafer thinning process; a) normal grinding process and b) DBG process 8-9) Fig. 4 8 wafer thinning image: a) normal grinding process and b) DBG process 는프로세스로다음과같은장점을가지고있다.

Stress relief 공정없이 thin die packaging 에대응가능 Fig. 6 Scheme of ejecting and bonding tool: a) 1 pin ejecting nozzle, b) multi pin ejecting nozzle and c) bonding tool shape and size 어있다.

3 86 김대곤 홍성택 김덕흥 홍원식 이창우 Circuit formation Tape lamination Back grinding UV irradiation Tape remove Die crack Ejector cap Inner size Dle Vacuum Suction Vacuum Suction Dicing tape lami. Dicing UV irradiation Pick up Partial cut dicing Tape lamination Back grinding Cleaning Tape lamination ± , Flip Tape remove Pick up Ø Fig. 3 Wafer thinning process; a) normal grinding process and b) DBG process 8-9) Fig. 4 8 wafer thinning image: a) normal grinding process and b) DBG process 는프로세스로다음과같은장점을가지고있다. - Grinding시발생하는 particle/contamination 에의한 wafer 단위의 broken 이없어수율개선 - Grinding 후발생하는 warpage 에의한영향성개선 (Chip 단위의 warpage) - Grinding 과 mounter 간의 inline 대응가능 - Grinding 후별도의 wafer cleaning 공정불필요 - Stress relief 공정없이 thin die packaging 에대응가능 Fig. 6 Scheme of ejecting and bonding tool: a) 1 pin ejecting nozzle, b) multi pin ejecting nozzle and c) bonding tool shape and size 어있다. 특히, 얇은두께의칩을본딩할경우 ejecting/ bonding tool 의형상및크기가중요한변수이다. 본실험에서는다양한 DOE 평가를통해 ejecting tool 의경우칩에부과되는응력및 ejecting 시칩크랙을최소화하기위해 4 pin nozzle 을적용하였으며, bonding tool 의크기는 ACF resin flow 및균일한압력전달을위해칩사이즈의 85% 일때최적의결과를얻을수있었다. 3.3 적층 내층기판에칩을접합한후층간접착물질인본딩시트를사용하여내층기판과외층기판을적층한다. 그림 7 은본실험에서사용한원부자재와적층압력및온도프로파일을나태내고있다. 그림 7c와 d의결과에서알수있듯이본딩시트의물성인 resin flow 및공정조건이맞지않을경우내장된칩이있는부분과없 3.2 Thin chip bonding 30um 두께로제작된칩은 ACF 필름을이용한플립칩프로세스로내층기판과접합하였다. 플립칩본딩 tool 은크게 ejecting, flipper, bonding tool 로구성되 (d) Fig. 5 Top and cross-sectional image of 30um Si chip Fig. 7 Experimental parameters of build-up process and cross- sectional views 254 Journal of KWJS, Vol. 31, No. 3, June, 2013

4 87 는부분의단차가심하게발생하게되며이는외층패턴형성시불량을야기하기때문에적층단차를최소한으로유지해야한다. 또한이종재료간의 delamination 방지를위해밀착력도반드시확보해야만한다. 3.4 Micro via interconnection (d) 디바이스내장형플렉시블전자모듈제조시핵심공정중하나가내층 / 외층 / 디바이스간의전기적통전을위해소구경의신뢰성있는접속부 (interconnect) 를만드는것이다. 일반적으로마이크로비아를형성하는방법은크게 4가지정도가있다 Conformal mask etching & CO 2 laser drill process 먼저 PCB 업계에서가장범용적으로사용하는있는 conformal mask etching& CO 2 laser drill process 이다. 이공법은 target Cu 영역을 wet etching 방식으로제거한후 Cu open 된영역에 CO 2 laser drill을하여 via를형성하게된다. 하지만내부 target pad 의인식으로 alignment accuracy 확보에어려움이있고노광시발생하는빛의간섭으로인해소구경 via에는적합하지않다 CO 2 laser drill process CO 2 laser 만사용하는 direct drill process 로먼저 target 기판에표면처리 (Black/Brown oxide, CZ treatment) 를하여 Cu 표면조직의조밀한흡광구조형성한후별도의 Cu Open 공정없이기판에 via 형성하는방법이다. 하지만표면처리를위한별도의약품및설비구축이필요하고조밀한 Cu 표면조직으로인한 Overhang/ Cu burr/under cut/barrel shape의문제를내포하고있다. Fig. 8 Device embedded flexible substrate: a), b) optical image, c) SAM image and d) X-ray image UV laser drill process UV laser direct drill process는 FPC/PKG용 substrate의 through hole 및 micro via에많이사용되고있다. UV laser beam size 가 5~20um 로 micro via에적용가능하나대구경대응시공정소요시간이 CO 2 laser 보다많이소요되며 ( 약5~10 배 ), CO 2 laser power 보다월등한 Power로인한내부 Cu pad damage 조절이어렵다 UV+CO 2 laser drill process 이공법은 UV laser 로 Cu를 open 하고 CO 2 laser 로 resin drill 을하는프로세스로 1 step 으로내부 target pad 인식함으로써내, 외층정밀도향상및 UV laser 를통한 40um via hole 대응가능하다. 별도의 Cu open 공정및표면처리가필요하지않기때문에 process step이감소하며마이크로비아가공성이아주우수하다. 본연구에서는 UV+CO 2 combi type 을사용하여 micro via interconnection 을제조하였다. 3.5 외층패턴및신뢰성평가 외층패턴은일반적인 FPC 공정프로세스로제작하였으며, 패턴형성후 INNOX 社 coverlay 필름 (PI Table 3 Results of reliability test No Test Sample size Standard 1 Thermal shock test 22 unit KS C High temperature & High humidity storage test 22 unit KS C 0221 (IEC ) 3 Accelerated Life Test 22 unit KS A 3004 Method Condition -55 /10min~125 /10min, 500 Cycle Result Pass 85, 85%RH, 96hr Pass -40 /15min~40 /15min, 1,1000 Cycle Pass 4 MSL 22 unit JEDEC J-STD-020D.1 30, 60%RH, 192hr Pass 大韓熔接接合學會誌第 31 卷第 3 號, 2013 年 6 月 255

5 88 김대곤 홍성택 김덕흥 홍원식 이창우 12.5um/Adhesive 35um) 사용하여 solder resist 를형성하였고, finish plating 은ENIG(Ni: 3um, Au: Min 0.05um) 적용하였다. 제작후모듈의외부및내부결함을분석하기위해모든샘플을 BBT, SAT, X-ray 검사를진행하였으며, 검사결과결함은존재하지않았다. 또한, daisychain 으로형성된 36개칩모듈에대한전기저항측정하였다. 측정결과평균 22.8Ω, 표준편차 0.35Ω 양호한전기적특성을확보하였다. 제작된샘플은표3에보이는 4가지평가항목에대하여신뢰성평가를진행하였다. 시험전 / 후전기저항, SAT, X-ray 검사를진행하였으며, 그결과어떠한항목에서도결함이나불량이발생하지않아 4가지평가항목을모두만족하였다. 4. 결론 본논문은최근각광받고있는디바이스가내장형플렉시블전자모듈평가및신뢰성평가에대해연구하였다. DBG 프로세스를적용하여 30um 두께의 thin device 를제작하였으며, 제작된 device 는 ACF 필름을이용하여플립칩본딩하였다. Thin device 본딩을위해 ejecting tool 은 4 pin nozzle 를적용하였으며, bonding tool은디바이스면적의약 85% 일때가장우수한결과를얻을수있었다. 내층과외층의전기적통전을위한 micro via는 UV+CO 2 combi type 적용하여가공하였다. Daisy-chain 으로형성된 36개칩모듈에대한전기저항은 22.8Ω 으로매우양호하였으며, 제작된전자모듈에대해서는 4가지항목에대해신뢰성평가를실시하였다. 신뢰성한결과모든항목에서결함이나불량이발생하지않았다. 후 기 본연구는산업통상자원부의청정제조기반산업융합원천기술개발사업 ( ) 지원으로수행되었으며, 지원에감사드립니다. 참고문헌 1. J. M. Kim, J. P. Jung, S. H. Kim, J. H. Park: Packaging Technology in Electronics and 3- dimensional Stacking Packaging, Journal of KWS, 23-2 (2005), (in Korean) 2. W. S. Hong, C. M. Oh, N. C. Park, B. S. Song, S, B. Jung, Reliability Assessment for Electronic Assemblies with Electrical and Electrochemical Properties Measurement, Journal of KWS, 25-2 (2007), (in Korean) 3. Y. Zhang, T. Richardson, S. Chung, C. Wang, B. Kim, C. Rietmann: Proc. of International Microsystems, Packaging, Assembly and Circuits Technology Conference, 2007, B. Curran, I. Ndip, S. Guttovski, H. Reichl: Proc. of 10th Electronics Packaging Technology Conferences, 2008, Cheng-Ta Ko, Shoulung Chen, Chia-Wen Chiang, Tzu-Ying Kuo, Ying-Ching Shih and Yu-Hua Chen: Electronic Components and Technology Conference Proceedings, 2006, D. G. Kim, J. W. Kim, S. S. Ha, J. P. Jung, Y. E. Shin, J. H. Moon, S. B. Jung: Fabrication of Throughhole Interconnect in Si Wafer for 3D Package, Journal of KWS, 24-2 (2006), (in Korean) 7. Becker, K. F., Jung, E., Ostmann, A., Braun, T., Neumann, A., Aschenbrenner, R., Reichl, H.: Stackable System-On-Packages With Integrated Components, IEEE Transactions on Advanced Packaging, 24-2 (2004), Journal of KWJS, Vol. 31, No. 3, June, 2013

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Vertical Probe Card for Wafer Test Vertical Probe Card Technology Pin Technology 1) Probe Pin Testable Pitch:03 (Matrix) Minimum Pin Length:2.67 High Speed Test Application:Test Socket Life Time: 500000