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1 32 특집 : 3 차원전자패키지기술을위한요소기술과신뢰성 이영철 김종웅 김광석 유정희 정승부 Study on Fabrication of 3-Dimensional Stacked Chip Package with Anisotropic Conductive Film Young-Chul Lee, Jong-Woong Kim, Kwang-Seok Kim, Chong-Hee Yu and Seung-Boo Jung 1. 개요 지금까지반도체칩을생산하는글로벌기업들은매 18개월마다칩의집적도를두배향상시키기위한무어의법칙 (Moore s Law) 을바탕으로경쟁해왔다 1). 특히, 한국에서는매년칩의집적도를두배향상시킨다는독자적인황의법칙 (Hwang s Law) 을제창하기도하였다. 그러나지금까지이루어져온 2차원공정기술에서의회로선폭의감소는약 30nm급공정에서한계에이르러더이상황의법칙과무어의법칙을달성할수없는실정에이르렀다. 회로의선폭이약 30nm에이르면칩크기가작아지면서게이트크기및구동전압의감소로인하여칩성능은향상시키지만, 신호배선단면적의감소로인하여저항증가및좁아진배선거리로인한간섭의발생으로신호지연이발생하게된다. 궁극적으로약 30nm급공정에서는칩성능향상의효과보다저항증가및신호지연효과로인한마이너스적요소가더크게작용하게된다. 뿐만아니라, 한계로여겨지는 30nm급기술을적용하여제품을제조하기위해서는보다정교한공정기술이요구되기때문에제조비용상승과더불어제품가격의상승은불가피해진다. 따라서현재이러한한계를극복하고집적도를높일수있는기술로각광받고있는기술중하나가 3차원칩실장기술이다. 3차원칩실장기술은실리콘웨이퍼에비아 (via) 홀을형성하고, 형성된비아를전도체로충진시켜다이를수직적으로접속시켜주는기술이다. 이러한 3차원칩실장의구조로인해칩간접속거리가짧아짐에따라전기적신호의전송속도를증가시키고소비전력을획기적으로감소시킬뿐만아니라기계적, 전기적신뢰성을보다향상시킬수있는장점이있다. 게다가 3차원칩실장기술을적용할경우 2차원실장기술의공간적제약에서벗어나, 다이를수직으로쌓아올림으로서메 모리용량을손쉽게두배, 세배이상늘릴수있게된다. 뿐만아니라로직 (logic), 수동소자, 광소자, 메모리, 중앙처리장치등시스템구성을위해필요한여러소자들을수직적으로쌓아올림으로써작은패키지하나로완성된시스템을구현할수있다는장점도지니고있다 2-4). 세계적동향조사기관인프랑스의 Yole development 의 2007년세계반도체시장동향을살펴보면 3차원칩실장기술을적용하였을경우 NAND flash memory 의용량이 256G에이를때까지는무어의법칙의발전동향을유지하며집적도를계속증가시킬수있을것으로예상하고있다 5). 현재까지 3차원칩실장의인터커넥션 (interconnection) 방법으로는솔더 (solder) 범프 (bump) 를이용한방법과접착제 (adhesive) 를이용한방법등이대표적으로연구되고있다. 본연구에서는 ACA (Anisotropic conductive adhesive) 의필름형태인 ACF(Anisotropic Conductive Film) 를이용하여캐리어 (carier) 칩, 기판과전기저항을평가할수있게설계된 dummy 칩을접속하였다. ACF는솔더에비해낮은접합온도와빠른접합시간, 친환경적인소재, 그리고미세피치적용가능성등의장점이있으며, 최근평판디스플레이와핸드폰의 COF와 COG 부분에널리적용되고있다. 따라서본논문에서는 ACF를이용한 3차원칩패키지의제조를위한과정에대해알아보고, 완성된패키지의전기저항을측정하여 ACF를이용한 3차원칩실장기술의적용가능성에대해알아보았다 차원패키지의제조방법및평가방법 본연구에서는 ACF를이용하여 3차원으로적층된패키지를제조하였다. 3차원패키지제조시가장핵심되는기술중하나로실리콘관통전극기술을들수있다. 실리콘관통전극공정기술은기존의집적회로 Journal of KWJS, Vol. 27, No. 3, June, 2009

2 33 F + Ions SiF 4 Parameters of TSVs CFn Fig. 1 Experimental parameters of through Si via 제작공정들을이용하여웨이퍼와칩들사이에높은가로세로비 (high aspect ratio) 의관통전극용구멍을뚫고, 절연막및접착막을외벽에입힌후, 구멍에전도체를채움으로써완성된다. 관통전극용구멍을뚫기위한방법으로는 DRIE(deep reactive ion etching) 와레이저를이용하는건식방법과 KOH 등을이용하는습식방법으로나누어진다 6). 현재관통전극형성기술에는 1993년도에 Bosch 공정이등장하면서 DRIE 방법을이용하여실리콘웨이퍼에 via를형성하는방법이주로사용되고있다. DRIE를이용한 via 형성공정은 bare Si 웨이퍼에 PR(photo resist) 혹은금속을이용하여패턴을마스킹한후반응성가스를플라즈마상태로이온화시키고, ICP 코일 (coil) 과웨이퍼사이에바이어스 (bias) 를걸어줌으로서플라즈마상태로이온화된라디칼들을실리콘웨이퍼표면에입사시킴으로서실리콘웨이퍼에 via를형성시키는방법이다. DRIE 방법을이용하여실리콘웨이퍼에비아 (via) 를형성할때영향을미치는인자로는공정시간, 가스유량, 진공도, 플라즈마출력, 바이어스 (bias) 출력등이있다 (Fig. 1). 대표적 DRIE 식각방법으로는 Bosch 공정 7) 을들수있다. Fig. 2에서와같이 Bosch 공정은지속적으로반응성가스를이용하여비아를형성하는방법과달리 etching과 passivation을번갈아진행되는것이특징이다. etching step과 passivation step에서의반응은다음과같다 8). Etching step SF 6 + e - SF F + 2e - Si(solid) + 4F(gas) SiF 4 (gas) (1) Passivation step C 4F 8 + e - C 3F 6 + CF 2 + e - ncf 2 (CF 2 )n (2) F + Ions SiF 4 Scalloping Fig. 2 Schematic diagram of Bosch process 7) (1) 번식에서와같이 etching step에서는 SF 6 가플라즈마상태로이온화되어 F 라디칼을만든다. 발생된 F 라디칼들은바이어스에의해가속되어실리콘웨이퍼쪽으로입사되고, 입사된 F 라디칼들이실리콘과반응하여가스상태의 SiF 4 화합물을만들어실리콘웨이퍼를식각하게된다. Passivation step에서는 (2) 번식과같이 C 4F 8 가스가플라즈마에의해 C 3F 6 와 CF 2 로분해된다. 이중 CF 2 화합물이바이어스에의해실리콘웨이퍼로입사되면, 다량의 ncf 2 화합물이 (CF 2)n 계열의폴리머화합체로변화한다. 이폴리머들이식각된표면을코팅함으로써식각된표면및내벽이 passivation 되게된다. 다시 etching step을실시하게되면 (1) 번식의과정이되풀이하게되는데, 바이어스에의해가속된 F 라디칼들은직진성이강하여 passivation 된내벽은식각하지못하고실리콘을수직방향으로만계속식각하게된다. Bosch 공정은이러한과정을되풀이함으로써 aspect ratio가상당히큰 via도형성할수있는반면, etching step과 passivation step이번갈아진행되는과정으로인해 via 내벽에물결모양의 scalloping 이생기게되는단점이있다. Etching step과 passivation step의비율을적절히조절하였을경우이러한 scalloping 을최소화할수있는것으로알려져있다. 大韓熔接 接合學會誌第 27 卷第 3 號, 2009 年 6 月

3 34 이영철 김종웅 김광석 유정희 정승부 1. PMER photolithography 5. Cu electroplating for via filling 2.DRIE 6. Both side CMP after Cu electrop 7. Passivation(PECVD) 3. PR removing and SIO2 passivation 8. UBM formation(enig) 4. Deposition of seed layer(ti/cu) 9. Flip-chip bonding Fig. 3 Process for fabrication of Si die with TSVs and stacking for 3-D package using ACF Fig. 5 Cross-sectional SEM view of TSVs in Si wafer Fig. 4 Schematic illustration of the stacked package with ACF for electrical resistance measurement Fig. 3는 Bosch 공정을이용하여 via를형성한후전기적특성평가를할수있게설계된더미 (dummy) 모듈의제작공정을나타낸것이다. Bosch 공정을통해 via를형성한후, via를충진시키위해서는먼저 via의표면에절연체를증착시킨후 seed layer 를증착하게된다. Via를충진을위한전도체로는 Cu, Ag, 솔더, metal alloy, CNTs 등이연구되고있다. 최근발표되고있는논문에따르면, 관통전극에 CNTs를적용하고자하는연구결과가보고되고있다. 이는금속에비해 CNTs가열전도율이우수하고기계적특성이좋을뿐만아니라금속을적용한관통전극에서전류흐름에따른 electromigration 현상이발생한사례가보고되고있기에, 이러한단점을보완하기위하여 CNTs를이용한접속방법, 혹은 CNTs와금속을혼합하여접속시키는방법등이연구되고있다 9-11). 그러나본연구에서는 Cu 전해도금을통해관통전극을형성하였다. Cu 전해도금이완료된후, CMP를이용하여도금된표면을균일하게깎아주고반대면의남은실리콘은제거하였다. 그후범프를형성하기위해 PECVD를이용하여절연층을증착하고, 범프가형성될위치를 opening 한후 ENIG (electroless Ni/immersion Au) 도금을실시하였다. 최종적으로 ACF를이용하여기판과관통전극이형성된 carrier 칩을먼저접합한후, 전기저항을측정할수있게회로설계된 dummy 칩을 2차접합하였다. Fig. 4와같이최종접합된시편으로전기저항을측정하여 ACF의 3차원칩실장기술로의적용가능성을알아보았다. 3. Cu 전해도금 Fig. 5는 Bosch 공정을이용하여 Fig. 3의 1 3 공정을실시한후 SEM을통해단면을관찰한사진이다. 실리콘웨이퍼에 100μm직경의 via가잘형성된것을확인할수있었다. Fig. 6은본연구에적용된인가전류의변화커브를나타낸것이다. 사전실험을통해 0.5 A/dm 2 과 1.5 A/dm 2 의전류밀도로 16시간동안도금한후결과를살펴보니, 전류밀도를 0.5 A/dm 2 으로도금하였을때는 via 가거의채워지지않은것을알수있었지만 1.5 A/dm 2 으로하였을때는거의결함없이도금이이루어진것을알수있었다 12). 따라서본연구에서는 1.5A/dm 2 으로도금을실시하였고, void 발생을최소화하기위한방법으로 DC plating 과 AC plating 방법으로실시하여 void 발생여부를분석하였다. Journal of KWJS, Vol. 27, No. 3, June, 2009

4 35 DC plating Area of high current density Current density(a/dm 2 ) With reverse pulse Time(ms) Fig. 8 Direction of current flow Mechanism of void formation Fig. 6 Current applied conditions for Cu electo- plating in via (a) (b) 석출된다. 그러나패턴의모서리부분에서는단면이극도로감소하게되어전류밀도가높아지게되고, 높은전류밀도로인해패턴모서리부위에서의도금두께성장률이다른부위에비해높아지게된다. 이로인해 via의입구쪽에서 Cu의석출이더욱활발해지고, 이로인해 via의입구가먼저막히게되어 via 중앙에 void가생성되게된다. 역펄스전류를인가하여도금하였을경우, 역전류에의해환원되어석출된 Cu 층이다시도금액속으로환원되게된다. 그러나앞서말한바와같이패턴모서리부분의전류밀도가다른부위에비해높기때문에, 역전류를인가하였을경우에 Cu 가도금액으로재산화되는비율도상대적으로높게된다. 따라서 via 충진을위한 Cu 도금시, 적절한역전류의인가는 via 중앙부분에생성되는 void의크기와양을줄일수있는한방법으로적용되고있다. 4. ACF 를이용한 3 차원패키지제작및전기적특성평가 Fig. 7 Cross-sectional SEM views of the Cu-filled TSVs : (a) DC and (b) pulse-reverse current(ac) Fig. 7은 DC 전류와역펄스전류 (AC) 를인가하여 Cu 전해도금을실시한후 SEM을통해 via의단면을관찰한사진이다. 도금된 via의중앙부를잘살펴보면, DC 전류를인가하여도금하였을경우그림 7의 (a) 와같이큰 void가생성된것을확인할수있었고, 이에반해그림 7의 (b) 의경우큰 void 없이균일한도금이이루어진것을확인할수있었다. Fig. 8은 void가생성원인을모식도로나타낸것이다. Seed 층증착후전해도금시, 전류를인가하였을때전류는표면을따라흐르면서도금액과전자를주고받으며도금액속의 Cu 2+ 이온이 seed 층에환원되어 접착제를이용한플립칩패키지의전기적특성을평가하기에앞서먼저접합부상태가양호한지를확인하는것이필요하다. Fig. 9의 (a) 는 ACF를이용하여접합한 dummy 칩과 carrier 칩의상층부이고, (b) 는 carrier 칩과기판을접합한하층부의 SEM 단면사진이다. ACF를이용한접합은 190 에서 10초간약 70N의접합압력을인가하여실시하였고, carrier 칩과기판을먼저접합한후다시 dummy 칩과의접합을실시하였다. ACF 접합의경우, 전기적접속은다이측면의 Au 범프와기판의 ENIG 범프사이에위치한도전볼 (conductive particle) 을통해이루어진다. 따라서도전볼과금속범프또는패드와의접촉면적이전기적특성에큰영향을끼칠것임을알수있다. 도전볼과금속범프또는패드와의접촉면적은접합공정시인가된압력과비례하므로, 인가압력과전기적특성과의연관관계를알아보는것이중요하다 13-17). Fig. 9의단면사진을살펴보면, 적절한압력인가로도전볼이잘 deformation 돼있는것을확인할수있다. 大韓熔接 接合學會誌第 27 卷第 3 號, 2009 年 6 月

5 36 이영철 김종웅 김광석 유정희 정승부 (a) Voltage(mV) Slope(R) : 21.67mΩ (b) Applied current(ma) Fig. 11 I-V curve of 3-layers package Fig. 9 Cross-sectional SEM views of the flip-chip bonded module : (a) upper bonding interconnects (b) lower bonding interconnects Fig. 9의 (b) 를살펴보면, 하층부의 ACF matrix 에서 crack이발생한것을확인할수있었다. 하층부의경우처음기판과접합시일차적으로열과압력을받은후경화된상태로상층부접합시이차적인열과압력을받아열경화성형태의에폭시 (epoxy) matrix 에부분적인 crack이발생한것으로사료된다. 이렇게발생한 crack은신뢰성평가시신뢰성을크게저하시키는요인이되기때문에 ACF를이용한다층접합시에는인가압력과온도조건의최적화및접합방법의개선이필요할것으로사료된다. Fig. 10은 Quartz 기판위에 ACF를이용하여다층접합된 3차원칩패키지의최종시편사진이다. 이렇게제작된시편을이용하여전기저항을측정하였다. 전기저항은 4단자법 (Four point probe method) 방법으로측정하였으며, 측정을위해더미칩의회로디자인은 Kelvin structure로구성하였다. Daisy chain 구조로회로를설계하면전류의 input/output 단자사이의모든저항이한꺼번에측정되지만, 회로를 Kelvin structure 로디자인하면특정범프의저항값을구할수있는장점이있다. Fig. 11은최종적으로 3층으로적층접합된시편의 I-V 곡선으로저항값은약 mω으로측정되었다. 본연구팀에서유도한 ACF 접합부의접속저항계산식 18) 에따르면 ACF 접합시접속저항은 13 mω, Cu 충진된관통전극의저항은약 1.08 mω으로이론적전체저항값은 mω이된다. 본실험에서는이론적저항값과실제실험값이비슷한값을보였으나, ENIG 범프의평평하지않은표면거칠기와 ACF 저항계산시고려하지않은 tunneling- resistance 값등의차이가실험적저항값과이론적저항값의차이로작용할수있다고보고하고있다 15). 4. 결론 실리콘웨이퍼에 via를뚫고 Cu 전해도금을통해 via 를충진한후 ACF를이용하여 3층으로접합을실시하였다. 본고에서는실리콘웨이퍼에 via를뚫는방법과 ACF를이용하여 3차원칩패키지의제조방법에대해알아보았다. Via를전도체로충진하기위하여 Cu 전해도금을실시하였는데, Cu 전해도금시 DC 전류를인가하였을경우에는 via의중앙부분에 void가발생하였다. 이를해결하기위한역펄스전해도금을통해 void 가거의없이 Cu 전해도금을실시할수있었다. 전해도금실시후 ACF를이용하여기판과 carrier 칩, 전기저항평가가가능하도록설계된 dummy 칩을 ACF를이용하여 3층으로접합한후전기저항을측정하였다. 전기저항측정결과저항값은약 mω으로측정되었고, 본연구팀에서유도한 ACF 접합부의접속저항계산식에의한계산값과실제실험값과는비슷한결과값을나타내었다. ACF를이용한다층접합시접합순서에따라 ACF matrix의열화가발견되었으므로, 적절한변수제어와공정방법의개선이이루어진다면 ACF 를이용한 3차원칩패키지의제조는충분히가능할것으로사료된다. Fig. 10 Stacked 3 layer package in type of COG Journal of KWJS, Vol. 27, No. 3, June, 2009

6 37 후 기 이논문은 2008 년도정부 ( 과학기술부 ) 의재원으로한 국과학재단의일부지원을받아수행된연구임 (No. R ). 참고문헌 1. 윤민승, TSV(Through Silicon Via) 기술동향, Journal of the Microelectronics & Packaging Society, 16(1), (2009), Y.K. Tsui and S.W. Ricky Lee : Design and fabrication of a flip-chip-on-chip 3-D packaging structure with a through-silicon via for underfill dispensing, IEEE Transactions on Advanced Packaging, 28, (2005), K. Hara, Y. Kurashima, N. Hashimoto, K. Matsui, Y. Matsuo, I. Miyazawa, T. Kobayashi, Y. okoyama and M. Fukazawa : Opimization for chip stack in 3-D packaging, IEEE Transactions on Advanced Packaing, 28, (2005), B. Morgan, X. Hua, T. Iguchi, T. Tomioka, G.S. Oehrlein and R. Ghodssi : Substarate in terconnect technologies for 3-D MEMS packaging, Micro- electronic Engineering, 81, (2005), Yole development, Market trends for 3D stacking (2007) 6. 김종웅, 김대곤, 문원철, 문정훈, 서창제, 정승부, MEMS 기술 을이용한마이크로전자패키징기술 Journal of KWS, 24(2), (2006), F. Läermer, P. Schilp, and R. Bosch Gmbh, Method of anisotropically etching silicon, U.S. Patent , 1996; German Patent DE C1, R. Nagarajan,Krishnamachar Prasad, Liao Ebin, Balasubramanian Narayanan :Development of dual-etch via tapering process for through-silicon interconnection, Sensors and Actuators A 139 (2007) A.P. Graham, G. S. Duesberg, R. V. Seicdel, M. Liebau, E. Unger, W. Pamler, F. Kreupt, and W. Hoenlein, small 1 (4), (2005) S. Sato, M. Nihei, A. Mimura, A. Kawabate, D. Kondo, H. Shioya, T. Iwai, M. Mishima, M. Ohfuti, and Y. Awano, Proceedings of the 2007 IEEE International Interconnect Technology Conference (IITC), (2007) Q. Ngo, D. Peranovic, S. Krishnan, A. M. Cassell, Y. Qi, L. Jun, M. Meyyappan, and C. Y. Yang, IEEE Trancs Nanothectechnology, 3(2), (2004) Gun-Ho Chang, Si-Young Chang and Jae-Ho Lee : Via/Hole Filling by Pulse-Reverse Copper Elec- troplating For 3D SiP, Materials Science Forum, , (2006), David M. Pozar : Microwave Engineering, Wiley, 2005, M.J. Yim, I.H. Jeong, H.K. Choi, J.S. Hwang, J.Y. Ahn, W. Kwon, K.W. Paik : Flip chip inter- connection with anisotropic conductive adhesives for RF and high-frequency applications, IEEE Transactions on Components and Packaging Technologies, 28, (2005), J. W. Kim, Y. C. Lee, S.S. Ha, J.M. Koo, J.H. Ko, W. Nah, S.B. Jung : Electrical characterization of adhesive flip chip interconnects for microwave application, Journal of Micro/Nanolithography, MEMS, and MOEMS, 7(2), J.W. Kim, Y.C. Lee, S.B. Jung : Reliability of conductive adhesives as a Pb-free alternative in flip-chip applications, Journal of Electronic Materials, 37, (2008), J.W. Kim, D.G. Kim, Y.C. Lee, S.B. Jung : Analysis of failure mechanism in anisotropic conductive and non-conductive film interconnec- tions, IEEE Transactions on Components and Packaging Technologies, 31, 1, (2008), Jong-Woong Km, Seung-Boo Jung : Fabrication and electrical characterization of through-si-via inter- connect for 3-D packaging, J. Micro/Nanolith. MEMS MOEMS, 8(1), (2009), 김광석 ( 金光石 ) 1982 년생 성균관대학교신소재공학과석사과정 전자패키징, RF 패키징 ore21@hanmail.net 이영철 ( 李濚澈 ) 1983 년생 성균관대학교신소재공학과박사과정 전자패키징, RF 패키징 scien83@skku.edu 유정희 ( 柳正熙 ) 1961년생 한국전자통신연구원호남권연구센터 광통신부품패키징및신뢰성연구 yuch@etri.re.kr 김종웅 ( 金鍾雄 ) 1978 년생 성균관대학교마이크로전자및반도체패키징기술개발사업단 전자패키징, RF 패키징 wyjd@skku.edu 정승부 ( 鄭承富 ) 1959 년생 성균관대학교마이크로전자및반도체패키징기술개발사업단 전자패키징, 패키지신뢰성, 마찰교반접합 sbjung@skku.ac.kr 大韓熔接 接合學會誌第 27 卷第 3 號, 2009 年 6 月