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하연 석
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1 Journal of the Microelectronics & Packaging Society Vol. 17, No. 4, p 수치해석에의한초박형패키지의휨현상및응력특성에관한연구 송차규 좌성훈 서울과학기술대학교 NID 융합기술대학원 Numerical Study of Warpage and Stress for the Ultra Thin Package Cha Gyu Song and Sung-Hoon Choa Seoul National University of Science and Technology NID Fusion Technology School, 172 Gongneung 2(i)-dong, Nowon-gu, Seoul , Korea (2010년 9월 28일접수 : 2010년 12월 22일게재확정 ) 초록 : 최근휴대폰, PDA 등과같은모바일전자기기들의사용이급증하면서다기능, 고성능, 초소형의패키지가시장에서요구되고있다. 따라서사용되는패키지의크기도더작아지고얇아지고있다. 패키지에사용되는실리콘다이및기판의두께가점점얇아지면서휨변형, 크랙발생, 및기타여러신뢰성문제가크게대두되고있다. 이러한신뢰성문제는서로다른패키지재료의열팽창계수의차이에의하여발생된다. 따라서초박형의패키지의경우적절한패키지물질과두께및크기등의선택이매우중요하다. 본논문에서는현재모바일기기에주로사용되고있는 CABGA, fcscp, SCSP 및 MCP (Multi-Chip Package) 패키지에대하여휨과응력의특성을수치해석을통하여연구하였다. 특히휨현상에영향을줄수있는여러중요인자들, 즉 EMC 몰드의두께및물성 ( 탄성계수및열팽창계수 ), 실리콘다이의두께와크기, 기판의물성등이휨현상에미치는영향을전반적으로고찰하였다. 이를통하여휨현상메커니즘과이를제어하기위한중요인자를이해함으로써휨현상을최소화하고자하였다. 휨해석결과가장큰휨값을보인 SCSP에대하여실험계획법의반응표면법을이용하여휨이최소화되는최적조합을구하였다. SCSP 패키지에서휨에가장큰영향을미치는인자는 EMC 두께및열팽창계수, 기판의열팽창계수, 그리고실리콘다이의두께였다. 궁극적으로최적화해석을통하여 SCSP의휨을 10 µm로줄일수있음을알수있었다. Abstract: Semiconductor packages are increasingly moving toward miniaturization, lighter and high performance. Futhermore, packages become thinner. Thin packages will generate serious reliability problems such as warpage, crack and other failures. Reliability problems are mainly caused by the CTE mismatch of various package materials. Therefore, proper selection of the package materials and geometrical optimization is very important for controlling the warpage and the stress of the package. In this study, we investigated the characteristics of the warpage and the stress of several packages currently used in mobile devices such as CABGA, fcscp, SCSP, and MCP. Warpage and stress distribution are analyzed by the finite element simulation. Key material properties which affect the warpage of package are investigated such as the elastic moduli, CTEs of EMC molding and the substrate. Geometrical effects are also investigated including the thickness or size of EMC molding, silicon die and substrate. The simulation results indicate that the most influential factors on warpage are EMC molding thickness, CTE of EMC, elastic modulus of the substrate. Simulation results show that warpage is the largest for SCSP. In order to reduce the warpage, DOE optimization is performed, and the optimization results show that warpage of SCSP becomes 10 µm. Keywords: Warpage, Reliability, Ultra Thin Package, Optimal Design 1. 서론 최근휴대폰, PDA, 노트 PC 등의모바일기기제품에사용되는패키지의요구사항은더작고, 얇은동시에고성능, 다기능을요구하고있다. 따라서 SiP (System in Package), PoP (Package on Package), MCP (Multi-Chip Package) 및 3D 패키지등의다양한패키지가개발되고있으며, 최근에는동종혹은이종칩이접합된멀티칩패키 지의개발이주류를이루고있다. 그러나모바일기기에사용되는패키지의경우, 패키지의두께가한정되고있고, 최근추세로는패키지의두께의감소가지속적으로요구되기때문에패키지의각재료, 즉실리콘칩, EMC (epoxy mold compound) 몰드, 기판, DAF (die attach film) 등의두께가계속얇아지고있다. 패키지의두께및사용된재료들의두께가얇아지면서여러가지신뢰성문제가발생할수있다. 1,2) 가령실리콘칩의두께를얇게하기위하여 Corresponding author shchoa@snut.ac.kr 49

50 송차규 좌성훈 grinding 및 CMP (chemical mechanical polishing) 공정을이용하여칩을얇게 thinning 하게되는데이경우실리콘칩의파괴응력이감소하기때문에패키지로인한응력을실리콘이받게되면칩이쉽게파괴될수있는위험이있다. 그러나패키지의두께가얇아지게되면서발생되는가장큰문제는패키지의휨 (warpage) 현상이다.

3,4) EMC 몰딩후에발생된패키지의휨현상은장기신뢰성에영향을미치게되고, 궁극적으로는몰드의 cracking, 와이어의파단, 다이의크랙발생을초래하게된다.

2 50 송차규 좌성훈 grinding 및 CMP (chemical mechanical polishing) 공정을이용하여칩을얇게 thinning 하게되는데이경우실리콘칩의파괴응력이감소하기때문에패키지로인한응력을실리콘이받게되면칩이쉽게파괴될수있는위험이있다. 그러나패키지의두께가얇아지게되면서발생되는가장큰문제는패키지의휨 (warpage) 현상이다. 패키지의휨현상은일반적으로패키지의 EMC 몰딩과정에서큐어링 (curing) 과냉각의공정중에발생하며, 그이유는사용된패키지의열팽창계수의차에의하여발생된열응력때문이다. 특히크기가크고얇은패키지의경우휨현상을제어하는것이더어렵다. 3,4) EMC 몰딩후에발생된패키지의휨현상은장기신뢰성에영향을미치게되고, 궁극적으로는몰드의 cracking, 와이어의파단, 다이의크랙발생을초래하게된다. 더욱이과도한휨현상은칩과패키지의조립과정, 특히보드레벨어셈블리과정, 즉 reflow, 혹은 SMT (surface mount technology) 과정에서패키지의접합이어렵고, 또한패키지와마더보드 (motherboard) 사이의솔더조인트의접촉불량이발생할가능성이많으며, 이는공정의수율을저하하는중요한요소가되고있다. 5-8) 또한얇은실리콘기판과 solder bump 그리고 PCB 기판간의열팽창의차이로인하여각재료에많은응력집중현상이발생될것으로판단된다. 패키지재료의열팽창계수의차이가과도할경우패키지의접착면끝단부분에응력집중이발생하여계면의전단응력과박리응력으로인한파괴가발생될가능성이매우높다. 또한국부적으로발생한응력의크기가패키지재료들의접합응력 (bonding strength) 보다클경우계 면크랙이전파하여파괴를초래한다. 9) 따라서패키지의휨의크기를가능한저하시켜야한다. 특히모바일기기에사용되는초박형패키지의경우휨현상이공정의중요한이슈로대두되고있다. 패키지의휨현상은패키지의구조, 패키지재료의물성및공정조건에좌우된다. 10,11) 따라서적절한패키지재료의선택과패키지구조가필요하다. 특히새로운패키지개발에앞서, 패키지에서발생되는신뢰성문제를예측하고패키지의휨현상과응력분포등을수치해석적으로예측하는신뢰성설계기술의확보가필수적이다. 본논문에서는현재모바일기기에주로사용되고있는 CABGA (chip array BGA), fcscp (flip chip CSP), SCSP (stacked CSP) 의각각의패키지에대하여휨의경향을유한요소해석을이용하여분석하였다. 또한최근 3D 적층패키지기술로서연구가활발히진행중인 TSV (through silicon via) 기술을이용한 MCP 패키지에대해서도휨해석을수행하였다. 휨에영향을줄수있는여러중요인자들, 즉 EMC 몰드의두께및물성, 실리콘다이의두께와크기, 기판의두께및물성등이휨현상에미치는영향을고찰하였다. 이를통하여휨현상메커니즘과이를제어하기위한중요인자를이해함으로써휨현상을최소화하고자하였다. 특히패키지의두께가매우얇은 SCSP 에대하여휨에큰영향을미치는인자를정의하고, 실험계획법의반응표면법 (RSM, Response Surface Method) 을이용하여휨현상이최소화되는최적조합을구하였다. Table 1. Schematic diagram & material dimension of the packages used in this study Package Die Attach Material Die Sub EMC Bump or Underfill Top Bottom Top Bottom BT Mold Solder Size (mm) Thickness (mm) (25.4 µm) Size (mm) Thickness (mm) (25.4 µm) Size (mm) Diameter: 0.1 mm Thickness (mm) Pitch: 0.5 mm Size (mm) Diameter: 0.1 mm Thickness (mm) 0.05 (50 µm) (20 µm) 0.07 (70 µm) Pitch: 0.5 mm 마이크로전자및패키징학회지제 17 권제 4 호 (2010)

수치해석에 의한 초박형 패키지의 휨 현상 및 응력 특성에 관한 연구 2. 유한요소해석 2.1. 유한요소 모델링 구조 본 연구에서는 초박형 패키지들의 구조에 따른 휨 특 성을 분석하기 위해 상용 해석프로그램인 ANSYS 11.0을 사용하여 유한요소해석을 수행하였다. Table 1은 본 연구 에서 사용된 패키지들의 개략도와 치수를 명시하고 있다.

3 수치해석에 의한 초박형 패키지의 휨 현상 및 응력 특성에 관한 연구 2. 유한요소해석 2.1. 유한요소 모델링 구조 본 연구에서는 초박형 패키지들의 구조에 따른 휨 특 성을 분석하기 위해 상용 해석프로그램인 ANSYS 11.0을 사용하여 유한요소해석을 수행하였다. Table 1은 본 연구 에서 사용된 패키지들의 개략도와 치수를 명시하고 있다. 패키지들 중에 CABGA, SCSP, fccsp 구조는 실제 모바 일 기기에 적용되고 있는 동일한 치수로 모델링 되었고, MCP 구조와 비교 분석하였다. 각 패키지들의 크기는 가 로, 세로 15 mm로 고정되어 있고, 두께는 특성에 따라 다 르게 모델링 되었다. Table 1과 같이 각 패키지들의 구조 는 BT (bisaleimide triazine) 기판 위에 실리콘 다이(die)가 접합되어 EMC로 몰딩되었다. CABGA의 실리콘 다이의 51 크기는 가로 5.1 mm이고, 세로는 4.6 mm이며, 실리콘 다 이가 한 층으로 이루어진 구조이다. SCSP는 2개의 실리 콘 다이가 적층된 구조로 이루어져있고, 하부(bottom) 다 이의 크기는 가로 7.6 mm이고, 세로 10 mm이며, 상부 (top) 다이의 크기는 가로 7 mm이고, 세로 8 mm이다. fccsp 구조의 경우 BT 기판과 실리콘 다이가 저용점 솔 더볼(eutectic solder, 63Sn/37Pb)로 접합되어 있고, 그 사 이에 언더필(underfill) 재료가 채워져 있다. 솔더 볼의 지 름은 0.1 mm이고, 간격(pitch)은 0.5 mm로 구성되었다. MCP는 BT 기판 위에 하부 다이가 솔더볼로 접합되어 있 고, 그 사이에 언더필 재료가 채워져 있다. 그리고 하부 다이 위에 8개의 실리콘 다이가 적층된 구조로 이루어져 있다. CABGA 구조와 SCSP 구조의 경우, 실제 어셈블리 공정 중에 배선(interconnection)으로 이용되는 와이어 본 Fig. 1. 3D quarter model and geometric details for each package. J. Microelectron. Packag. Soc. Vol. 17, No. 4 (2010)

52 송차규 좌성훈 딩부분은휨해석결과에큰영향을미치지않으므로모델링에서생략되었다. 2.2. 유한요소해석조건 본연구에서는 8절점 3차원요소를형성하는 SOLID 45 요소가사용되었다. 각패키지들의모델중, CABGA 구조의절점 (node) 수는 1,500개이며, SCSP 구조는 3,100 개, fscsp 구조는솔더볼부분을포함하여 53,900개로구성되었다.

4 52 송차규 좌성훈 딩부분은휨해석결과에큰영향을미치지않으므로모델링에서생략되었다 유한요소해석조건 본연구에서는 8절점 3차원요소를형성하는 SOLID 45 요소가사용되었다. 각패키지들의모델중, CABGA 구조의절점 (node) 수는 1,500개이며, SCSP 구조는 3,100 개, fscsp 구조는솔더볼부분을포함하여 53,900개로구성되었다. 한편 MCP 구조의모델링은실리콘다이가 8 층으로적층된구조로써절점의수는 87,800개, 요소의수는 82,000개로구성되었다. 휨해석모델에가해지는열하중조건은초기온도 175 o C에서상온 25 o C로감소시켰다. 이때 175 o C는 EMC 재료의큐어링온도로써스트레스가없다는 stress-free 상태로가정하며, 상온 25 o C로감소시켰을때패키지들각재료의열팽창계수차이에의하여각각다른변형을보이게된다. 12) 본해석에서사용된각패키지들의모델은대칭구조이므로패키지의 1/4만을고려하였으며, 해석에소요되는시간과해석의용이성을고려하여결과의오차가크지않은범위에서모델을단순화하였다. 변위경계조건은 Fig. 1와같이전체모델의중심점인 x, y, z 축의원점을모두구속하고, 휨해석수행결과, z 축에서발생하는최대변위를확인하였다. Table 2에서명시된패키지재료들의물성치는여러논문들에서제시된대표값을선택하였다. 13,14) 모든재료는탄성영역내에있다고가정하였으며, EMC의탄성계수는 22 GPa, 열팽창계수는 12 ppm/ o C이다. 그리고 BT 기판의탄성계수는 26 GPa, 열팽창계수는 15 ppm/ o C이다. 실제패키지재료의물성은온도및시간에따라변하고, PCB의경우이방성을고려해야한다. 그러나본연구에서사용된재료들의정확한물성을확보하기가어려웠고, 4개의패키지들의상대적인휨경향을보기위하여물성을단순화하여해석을진행하였다 유한요소해석이론 Fig. 2 는이종재료인외팔보빔의개략도이며, 휨을구하는공식은다음과같은식 (1) 으로정의할수있다. 15) Warpage = L t 31 ( + p) 2 ( α 2 α 1 )( T T 0 ) ( + p) 2 + ( 1+ pq) ( p ( pq) ) (1) Fig. 2. Bi-layer cantilever beam model. where t = t 1 +t 2, p = t 1 t 2 --, q E = E 2 여기서, t 는재료의두께 (mm) 이고, E 는탄성계수 (GPa), α 는열팽창계수 (ppm/ o C), L 은재료의길이 (mm), T 는절대온도 ( o C) 이다. 즉휨현상은패키지의치수, 패키지재료들의탄성계수및열팽창계수에영향을받는다. 이식을이용하여패키지의휨을대략적으로계산할수있다. 그러나실제패키지는실리콘칩및솔더등이포함된복잡한구조이다. 따라서식 (1) 을이용하여패키지의재료와설계치수에따른휨의영향을결정하는것은매우어렵다. 따라서 FEM 을이용한수치해석을통하여휨현상을해석하였다. 3. 휨현상측정 유한요소해석을이용한패키지의휨을해석하기에앞서, 유한요소해석의유의성을검증하기위하여패키지의휨을측정하고그결과를유한요소해석의결과와비교하여보았다. 패키지의휨을측정하는장비및방법은다양하다. 본연구에서는비접촉식 3 차원광학측정기술인디지털영상보정기법을이용하여온도변화에따른패키지의휨에의한미소변위를측정하였다. 이를위하여 ARAMIS 시스템을사용하였다. 16) 이시스템은두대의 CCD 카메라로패키지의표면을찍고두사진의픽셀사이의거리로부터패키지의변형을계산한다. 측정전에장비의교정이이루어져야하며변위는시스템에내장된프로그램으로계산된다. 그후패키지의휨은 3 차원영상으로나타내어지게된다. Fig. 3 은본연구에서사용된시스템의개략도이다. 측정에사용된패키지는 fccsp 패키지이고, Fig. 4 에실제패키지의형상및 fccsp 패키 Table 2. Material properties data of the package materials Parts Material E (GPa) v (Poison ratio) CTE (ppm/ C) Die Silicon Die Attach Material Adhesive Underfill Underfill Substrate BT EMC Mold Solder Ball Solder (63Sn-37Pb) 마이크로전자및패키징학회지제 17 권제 4 호 (2010)

수치해석에 의한 초박형 패키지의 휨 현상 및 응력 특성에 관한 연구 53 Fig. 5. Comparison between FEM and measurement results. Fig. 3. ARAMIS system for warpage measurements. 지의 상세한 수치가 나타나 있다. Fig. 5는 ARAMIS 시스 템을 이용하여 온도 변화에 따른 fccsp 패키지의 휨을 측정한 결과이며, 유한요소의 결과를 검증하기 위하여 측 정 결과와 수치해석 결과를 비교하였다.

8 mm EMC (Mold) 10 mm 10 mm 0.3 mm Underfill 0.075 mm (75 µm) Substrate (PCB) 10 mm 10 mm 0.22 mm Solder (63Sn-37Pb) height 75 µm, diameter 100 µm, pitch : 500 µm (b) Fig. 4.

5 수치해석에 의한 초박형 패키지의 휨 현상 및 응력 특성에 관한 연구 53 Fig. 5. Comparison between FEM and measurement results. Fig. 3. ARAMIS system for warpage measurements. 지의 상세한 수치가 나타나 있다. Fig. 5는 ARAMIS 시스 템을 이용하여 온도 변화에 따른 fccsp 패키지의 휨을 측정한 결과이며, 유한요소의 결과를 검증하기 위하여 측 정 결과와 수치해석 결과를 비교하였다. 측정 결과와 수 치해석결과가 잘 일치함을 알 수 있었으며, 따라서 수치 해석의 유효성을 검증할 수 있었다. 4. 휨 현상 해석 결과 Fig. 6은 4가지 패키지들의 휨 현상 해석 결과이다. SCSP 구조에서 휨이 가장 크게 나타나고, 그 다음으로 PKG 10 mm 10 mm 0.52 mm Die size 7 mm 7 mm 0.8 mm EMC (Mold) 10 mm 10 mm 0.3 mm Underfill mm (75 µm) Substrate (PCB) 10 mm 10 mm 0.22 mm Solder (63Sn-37Pb) height 75 µm, diameter 100 µm, pitch : 500 µm (b) Fig. 4. Picture and dimesions of fccsp used in warpage measurement. Fig. 6. Warpage for different package types. fccsp, CABGA 구조의 순이었으며, 실리콘 다이가 8층으 로 적층된 MCP 구조가 가장 작은 휨을 보여주고 있다. SCSP 구조에서의 휨은 92 µm이고, MCP 구조에서는 28 µm로, SCSP 구조가 MCP 구조에 비하여 약 3배 이상 큰 휨이 발생되었다. 이것은 SCSP 구조의 전체 두께 (0.46 mm)가 MCP 구조의 두께(1.1 mm) 보다 얇기 때문 이다. Fig. 7은 각 패키지의 휨 형태를 나타내고 있다. 그 림은 휨의 정도를 확인하기 위해 20배로 확대시킨 것이 며, 패키지 모두 위로 볼록한(crying) 형태의 변형이 발생 된다. 모바일 기기에서 사용되는 패키지들의 휨이 100 µm 를 넘게 되면 PCB 보드와의 접합 시에 다양한 신뢰성 문 제가 발생될 가능성이 높아진다.17,18) 따라서 패키지 재료 및 설계의 최적화를 통하여 패키지의 휨을 최소할 필요가 있다. 본 연구에서는 각 패키지들의 다양한 설계 인자, 즉 EMC 두께, EMC의 탄성계수 및 열팽창계수, 실리콘 다이 의 크기 및 두께, 그리고 BT 기판의 두께, BT 기판의 탄 성계수 및 열팽창계수가 휨에 미치는 영향을 해석을 통 하여 확인하였으며, 휨 현상을 최소화하기 위한 최적 설 계 기법을 적용하였다. J. Microelectron. Packag. Soc. Vol. 17, No. 4 (2010)

54 송차규 좌성훈 Fig. 7. Warpage contour in package type. Fig. 8. Effects of EMC thickness on warpage. 4.1. EMC 두께에 따른 영향 Fig. 8은 각 패키지들의 EMC 두께를 0.05 mm 씩 변화 시켰을 때의 휨 해석 결과이다.

6 54 송차규 좌성훈 Fig. 7. Warpage contour in package type. Fig. 8. Effects of EMC thickness on warpage EMC 두께에 따른 영향 Fig. 8은 각 패키지들의 EMC 두께를 0.05 mm 씩 변화 시켰을 때의 휨 해석 결과이다. 전체적으로 EMC 두께가 감소될수록 휨이 증가되는 것을 확인하였다. 특히, SCSP 구조의 경우에 EMC를 초기 두께(0.33 mm)에서 0.1 mm 로 감소시켰을 때 휨이 92 µm에서 224 µm로 급격히 높 아짐을 알 수 있으며, 다른 패키지들의 EMC 두께가 감소 할 때 발생하는 휨 보다 급격한 변화를 보여주고 있다. EMC의 열팽창계수(12 ppm/oc)는 BT 기판의 열팽창계수 (15 ppm/oc) 보다 작다. 따라서 패키지에서 EMC 두께를 얇게 할 경우 BT 기판의 과도한 열팽창으로 인하여 휨이 급격히 증가되는 것으로 판단된다. 결론적으로 EMC의 두께를 증가시켜야 패키지의 휨은 감소한다. 마이크로전자 및 패키징학회지 제17권 제4호 (2010) Fig. 9. Effects of Young`s modulus of EMC on warpage EMC 탄성계수에 따른 영향 Fig. 9는 EMC의 탄성계수를 2 GPa씩 변화시켜 보았을 때의 휨 해석 결과이다. EMC 탄성계수가 증가할수록 휨 이 감소되는 것을 알 수 있다. 특히, SCSP 구조의 경우, EMC 탄성계수를 22 GPa에서 26 GPa로 증가시켰을 때 휨이 약 15 µm 정도 감소되는 것을 확인하였다. EMC의 탄성계수(22 GPa)는 BT 기판의 탄성계수(26 GPa) 보다 작다. 따라서 EMC의 탄성계수를 증가시킴으로써 BT 기 판 의한 휨을 상대적으로 줄일 수 있기 때문에, 패키지의 전체적인 휨은 감소하게 된다 EMC 열팽창계수에 따른 영향 Fig. 10은 EMC의 열팽창계수를 1 ppm/oc씩 변화시켜

7 수치해석에의한초박형패키지의휨현상및응력특성에관한연구 55 Fig. 10. Effects of CTE of EMC on warpage. Fig. 12. Effects of silicon die thickness on warpage. 보았을때의휨해석결과이다. 각패키지의 EMC 의열팽창계수는 12 ppm/ o C 로동일하다고하였다. 모든패키지들경우에 EMC 열팽창계수가증가할수록휨이감소되는것을알수있다. 특히, SCSP 구조의경우 EMC 열팽창계수가 10 ppm/ o C 일때휨의크기는 133 µm 이고, 14 ppm/ o C 일때 50 µm 로약 83 µm 정도의감소가있음을알수있다. 결국 EMC 열팽창계수가 BT 기판의열팽창계수 (15 ppm/ o C) 와비슷하게될수록패키지의휨은감소하게된다 실리콘다이크기에따른영향 Fig. 11 은실리콘다이의크기를 0.5 mm 씩변화시켜보았을때의휨해석결과이다. SCSP 구조의경우, 다이의크기를 1mm 씩감소시켰을때휨은약 9µm 정도감소되는것을확인하였다. 다른패키지의경우휨의감소는미미하였는데전체적으로실리콘다이의크기가휨에미치는영향은매우작다고할수있다. 이는 Fig. 8 에서설명한바와같이다이가작아지면, 상대적으로 EMC 의양혹은두께는증가하고, 이에따라서휨이감소하는것으로생각된다. 결론적으로실리콘다이의크기가적어지면상대적으로 EMC 의양이커지므로휨은감소하게된다. 그러나감소된휨의양은크지않다 실리콘다이두께에따른영향 Fig. 12 는각패키지들의실리콘다이의두께를 0.01 mm 씩변화시켜보았을때의휨해석결과이다. SCSP 구조의경우에실리콘다이의두께가 0.07 mm 에서 0.02 mm 만큼감소시켰을때휨은약 24 µm 정도감소되는것을확인하였다. 이것은전체패키지의두께가고정되어있는상태에서실리콘다이의두께가감소하면서상대적으로 EMC 양이증가하게되어휨이감소하는것으로판단된다. fccsp 구조와 CABGA 구조의경우에는실리콘다이가한층으로이루어진구조로써실리콘다이의두께가감소되는양이적기때문에휨의감소는미미하다고판단된다 BT 기판의열팽창계수에따른영향 Fig. 13 은 BT 기판의열팽창계수를 1 ppm/ o C 씩변화시켜보았을때의휨해석결과이다. BT 기판의열팽창계수는 15 ppm/ o C 이다. BT 기판의열팽창계수가감소할수록휨이감소되는것을확인하였다. 그리고그변화율도다른인자에비하여매우크다. 특히, SCSP 구조의경우는 BT 기판의열팽창계수가 17 ppm/ o C 일때 137 µm 이고, Fig. 11. Effects of silicon die size on warpage. Fig. 13. Effects of CTE of BT substrate on warpage. J. Microelectron. Packag. Soc. Vol. 17, No. 4 (2010)

8 56 송차규 좌성훈 Fig. 14. Effects of Young`s modulus of BT substrate on warpage. 13 ppm/ o C 일때 49 µm 로약 88 µm 정도감소되는것을확인할수있다. 따라서 BT 기판의열팽창계수가 EMC 열팽창계수 (12 ppm/ o C) 와비슷하게될수록휨은감소한다 BT 기판의탄성계수에따른영향 Fig. 14 는각패키지들 BT 기판의탄성계수를 2GPa 씩변화시켜보았을때의휨해석결과이다. 본해석에적용된모든패키지들의경우, BT 기판의탄성계수가감소할수록휨이감소하는것을알수있다. 특히, SCSP 구조의경우, BT 기판의탄성계수가 26 GPa 에서 22 GPa 로감소되면휨이약 15 µm 정도감소되는것을확인하였다. 이것은 BT 기판의탄성계수 (26 GPa) 가 EMC 탄성계수 (22 GPa) 보다크기때문에 BT 기판의탄성계수가작아질수록휨이감소되는것으로판단된다. 그러나 BT 기판의탄성계수가휨에미치는영향은크지않다고하겠다. 결론적으로 EMC 두께가증가되면휨은감소하며, EMC 의탄성계수및열팽창계수가증가할수록휨은감소한다. 한편실리콘다이의크기및두께를감소시키면, 상대적으로 EMC 의양이증가하기때문에휨은감소한다. 반면에 BT 기판의탄성계수및열팽창계수가감소하면휨은감소한다. BT 기판의두께에대한휨의영향은본논문에서는수행하지않았다. 그이유는 BT 기판의두께에따라서 BT 기판의물성이많이변하고, BT 기판의두께가얇은경우코어물질의개수및두께등을조절하여강성을조절하기때문이다. 한편 Fig. 15 는휨의영향을미치는 7 가지요인 (factor) 들에대한교호작용효과분석결과이다. 가령 EMC 탄성계수는실리콘다이의크기및 BT 기판의탄성계수와서로교호작용이있다. 전술한바와같이 EMC 의탄성계수가증가하면휨은감소한다. 그러나 EMC 의탄성계수와실리콘다이의크기의교호작용효과를보면 EMC 의탄성계수가증가하더라도실리콘다이의크기가작을경우에는휨은오히려증가한다. 또한 EMC 의탄성계수와 BT 기판의탄성계수도교호작용이있다. 따라서 EMC 의탄성계수가증가하더라도기판의탄성계수가큰경우에는휨이증가한다. 그리고 EMC 두께의경우에는 EMC 열팽창계수를제외한나머지다른요인들의수준이증가할수록휨은증가하였다. 즉, EMC 두께와열팽창계수가증가할수록휨은감소하는것을알수있다. 5. SCSP 패키지의최적설계 본연구에서휨이가장크게발생한패키지는 SCSP 구조이며, 이는향후 PCB 보드와접합시신뢰성문제를초래할수있다. 따라서실험계획법 (Design Of Experiments, DOE) 을이용하여 SCSP 패키지의휨현상을감소시키는최적설계및최적조합을구하였다 SCSP 구조의실험계획법 본연구의휨해석결과, SCSP 구조에서휨에영향을줄수있는설계인자로는실리콘다이의크기및두께, EMC 두께와 EMC 물성, BT 기판의두께와물성등이있 Fig. 15. Interaction plot of different design and material parameters. 마이크로전자및패키징학회지제 17 권제 4 호 (2010)

수치해석에의한초박형패키지의휨현상및응력특성에관한연구 57 Fig. 16. Pareto chart of the factor effects. 다. 4 장의휨해석결과를바탕으로휨의영향이비교적큰인자를정의하고, 최적조합을구하기위해실험계획법의반응표면법 (RSM) 을이용하였다.

9 수치해석에의한초박형패키지의휨현상및응력특성에관한연구 57 Fig. 16. Pareto chart of the factor effects. 다. 4 장의휨해석결과를바탕으로휨의영향이비교적큰인자를정의하고, 최적조합을구하기위해실험계획법의반응표면법 (RSM) 을이용하였다. 이방법은분산분석이나요인배치실험등을통하여최적조건을찾았을때, 최적조건주위에서어떤관계식을갖고있는지분석해주는방법으로써 SCSP 구조의휨해석결과를최적반응값에근사하도록설계할수있었다. Fig. 16 은요인배치법 (factorial design) 으로확인한파레토 (pareto) 차트로써각인자들에따라휨결과가어느정도영향력이있는지쉽게알수있는그래프이다. 가장큰영향을미치는인자는 EMC 두께이고, BT 기판의열팽창계수, EMC 열팽창계수, 그리고실리콘다이의두께의순이었다. 한편 EMC 두께는휨의가장큰영향을미치지만, 모바일기기에사용되는패키지특성상전체두께를감소시키는것이목적이기때문에 EMC 두께와 BT 기판두께의요인은최적화조합에서제외하였다. 대신실리콘다이의비율즉, EMC 의부피에서실리콘다이가차지하는부피의비율 (Die_R) 은식 (2) 와같이정의함으로써, EMC 두께와실리콘다이의두께의효과를동시에고려하였다. Die_R = 실리콘다이의부피 100 (2) EMC 의부피 여기에서실리콘다이의비율이증가하면실리콘다이 Table 3. Factors and levels for SCSP simulation Factor Level Unit Die_R EMC_CTE ppm/ o C Sub_CTE ppm/ o C 의크기또는두께는증가한다. Table 3 은 SCSP 구조의휨최적설계를위해인자들의변화에따른해석결과로부터가장큰영향을미치고있는실리콘다이의비율 (Die_R), EMC 열팽창계수 (EMC_CTE), 그리고 BT 기판의열팽창계수 (Sub_CTE) 의 3 가지요인들과수준 (level) 을보여주고있다. Table 4 는표준순서에따른 RMS 의결과치를나타낸다. 이때반응변수들에따른최적조건을찾기 Table 4. RSM Result of SCSP Run Order Die_R EMC_CTE (ppm/ o C) Sub_CTE (ppm/ o C) Result J. Microelectron. Packag. Soc. Vol. 17, No. 4 (2010)

58 송차규 좌성훈 Fig. 17. Response Optimization with the different factors. Fig. 19. von_mises stress for different package types. 수는 13.

결과적으로 SCSP 구조에서 실리콘 다 이의 부피와 BT 기판의 열팽창계수는 감소할수록 EMC 열팽창계수는 증가할수록 휨이 감소됨을 알 수 있었다. 6. 응력 해석 결과 Fig. 18.

6 ppm/oc, 그리고 BT 기판의 열팽창계 Fig. 19는 각각의 패키지들에 발생되는 최대 등가응력 (von Mises stress)의 결과이며, CABGA 구조가 최대 등가 응력이 약 210 MPa로서 가장 높음을 알 수 있다.

10 58 송차규 좌성훈 Fig. 17. Response Optimization with the different factors. Fig. 19. von_mises stress for different package types. 수는 13.3 ppm/oc로 최적 설계 조건을 파악할 수 있다. 이 최적화된 설계변수들의 조합을 사용하였을 경우, Fig. 18 과 같이 SCSP 패키지의 휨은 10 µm로 최소화되는 것을 확인할 수 있었다. 결과적으로 SCSP 구조에서 실리콘 다 이의 부피와 BT 기판의 열팽창계수는 감소할수록 EMC 열팽창계수는 증가할수록 휨이 감소됨을 알 수 있었다. 6. 응력 해석 결과 Fig. 18. Optimal combination of SCSP type. 위해 타겟(target)의 값은 0으로 설정하였다. 그 결과, Fig. 17과 같이 실리콘 다이의 비율(Die_R) 값은 8 이고, EMC 열팽창계수는 13.6 ppm/oc, 그리고 BT 기판의 열팽창계 Fig. 19는 각각의 패키지들에 발생되는 최대 등가응력 (von Mises stress)의 결과이며, CABGA 구조가 최대 등가 응력이 약 210 MPa로서 가장 높음을 알 수 있다. CABGA 는 실리콘 다이가 한 층으로 되어있는 구조로써 다른 패 키지들보다 실리콘 다이의 크기가 가장 작기 때문이다. Fig. 20과 같이 각 패키지의 응력 분포를 관찰하였을 때, Fig. 20. Maximum von_mises stress distribution for the different package types. 마이크로전자 및 패키징학회지 제17권 제4호 (2010)

11 수치해석에의한초박형패키지의휨현상및응력특성에관한연구 59 MCP 구조를제외한나머지패키지들은모두실리콘다이아래의계면에서최대응력이발생하였다. 이는실리콘다이와실리콘다이접착재료 (die attach material) 의열팽창계수차이가크기때문에실리콘다이아래의계면에서응력이집중된다고판단된다. 실리콘재질의파괴응력이 1GPa 인점을감안하면실리콘다이에작용하는응력에의한영향은미미하다고하겠다. 그러나실리콘은취성재질로서파괴응력은재료에존재하는결함이나미세손상에좌우된다. 특히실리콘기판의 thinning 공정은기판의손상이나결함을발생할가능성이많다. 따라서실리콘다이를얇게하는과정에서파괴응력이낮아질수있음으로가능한응력의집중을피해야한다. 실리콘다이가 8 층으로적층된 MCP 구조의경우, 실리콘다이의모서리부분에서최대응력이발생하였다. 이것은실리콘다이가 8 층으로적층되어실리콘다이와언더필의열팽창계수차이로인한것으로판단된다. 그러나 MCP 구조의경우, 본연구에서는비아홀 (via hole) 의부분이생략되었으나비아홀이있는실제의경우에는구리비아홀에최대응력이집중된다는연구결과가있다. 19,20) 7. 결론 본연구에서는최근에모바일기기에주로사용되고있는초박형패키지인 CABGA, SCSP, fccsp, MCP 패키지들에대하여휨현상에의한신뢰성문제를감소시키기위한연구를수행하였으며, 각패키지들의다양한설계인자가휨에미치는영향을해석하였다. 이를통하여휨현상메커니즘과이를제어하기위한중요인자를이해함으로써휨현상을최소화하고자하였다. EMC 두께가증가되면휨은감소하며, EMC 의탄성계수및열팽창계수가증가할수록휨은감소한다. 한편실리콘다이의크기및두께를감소시키면, 상대적으로 EMC 의양이증가하기때문에휨은감소한다. 반면에 BT 기판의탄성계수및열팽창계수가감소하면휨은감소한다. 각패키지들의휨해석결과 SCSP 구조가가장큰휨을보였으며, 휨을최소화하기위하여실험계획법의반응표면법을이용하여최적의조합을찾았다. 휨현상에가장큰영향을미치는인자로서는실리콘다이의비율, EMC 열팽창계수, 그리고 BT 기판의열팽창계수가있으며, 이인자들을최적화한결과, SCSP 패키지의휨을 10 µm 로최소화할수있었다. 각패키지들의응력해석결과는 CABGA 구조가가장높았다. MCP 구조를제외한나머지패키지들은모두실리콘다이아래의계면에서최대응력이발생함을알수있었다. 참고문헌 1. W. D. van Driel, G. Q. Zhang, J. H. J. Janssen, L. J. Ernst, F. Su, K. S. Chian and S. Yi, Prediction and Verification of Process- Induced Thermal Deformation of Electronic Packages using Non-linear FEM and 3D interferometry, Proc. EuroSimE, 362 (2002). 2. T. Y. Wu, Y. Tsukad and W. T. Chen, Materials and Mechanics Issues in Flip-chip Organic Packaging, Proc. 46th Electronic Components and Technology Conference (ECTC), 524 (1996). 3. L. Yip and A. Hamzehdoost, Package Warpage Evaluation for High Performance PQFP, Proc. 45th Electronic Components and Technology Conference (ECTC), 229 (1995). 4. W. Y. Kong, J. K. Kim and M. F. Yuen, Warpage in Plastic Packages: Effects of Process Conditions, Geometry and Materials, IEEE Transitions on Electronics Packaging Manufacturing, 26(3), 245 (2003). 5. G. Kelly, C. Lyden, W. Lawton, J. Barrett, A. Saboui, H. Pape and H. Peters, The Importance of Molding Compound Chemical Shrinkage in the Stress and Warpage Analysis of PQFPs, Proc. 45th Electronic Components and Technology Conference (ECTC), 977 (1995). 6. B. Kiang, J. Wittmershaus, R. Kar and N. Sugai, Package Warpage Evaluation for Multi-Layer Molded PQFP, Proc. 11th IEEE/CHMT International Electronics on Manufacturing Technology Symposium (IEMT), 89 (1991). 7. M. J. Ko, D. S. Shin, M. S. Moon, I. H. Lee and Y. J. Park, The Effect of Mold Compounds on Warpage in LOC Package, Proc. 49th Electronic Components and Technology Conference (ECTC), 1196 (1999). 8. R. Ingkanisorn and A. Sriyarunya, RoHS-Compliant Molding Compound Evaluation and Manufacturability For FBGA Packages, Proc. 6th Electronic Packaging Technology Conference (EPTC), 479 (2004). 9. H. Tang, J. Nguyen, J. Zhang and I. Chien, Warpage Study of a Package on Package Configuration, International Symposium on High Density Packaging (HDP), 1 (2007). 10. J. Joo and D. Kim, Thermo-mechanical Deformation Analysis of Flip Chip PBGA Packages Subjected to Temperature Change, J. Microelectron. Packag. Soc., 13(4), 17 (2006). 11. K. Irving, Y. Chien, J. Zhang, L. Rector and M. Todd, Low Warpage Molding Compound Development for Array Packages, Proc. 1st Electronics Systemintegration Technology Conference (ESTC), 2, 1001 (2006). 12. W. H. Zhu, G. Li, W. Sun, F. X. Che, A. Sun, C. K. Wang, H. B. Tan, B. Z. Zhao and N. H. Chin, Cure Shrinkage Characterization and its Implementation into Correlation of Warpage between Simulation and Measurement, Proc. 8th International Conference on EuroSimE, 1 (2007). 13. K. Xue, J. Wu, H. B. Chen, J. B. Gai and A. Lam, Warpage Prediction of Fine Pitch BGA by Finite Element Analysis and Shadow Moiré Technique, International Conference on Electronic Packaging Technology & High Density Packaging (ICEPT-HDP), 317 (2009). 14. G. Xu, J. Zhou and L. Luo, "Warpage and Reliability of Three-dimensional Multi-chip Module with High Density Embedded Substrate", Proc. 8th International Conference on Electronic Packaging Technology (ICEPT), 1 (2007). 15. W. Sun, W. H. Zhu, C. K. Wang, A. Y. S. Sun and H. B. Tan, Warpage Simulation and DOE Analysis with Application in Package-on-Package Development, International Conference on EuroSimE, 1 (2008). 16. T. Jin, N. S. Goo, S. Woo, H. C. Park, Use of a Digital Image J. Microelectron. Packag. Soc. Vol. 17, No. 4 (2010)

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DBPIA-NURIMEDIA 특집 : 3D 마이크로시스템패키징및장비 Warpage Study of Ultra Thin Package Used in Mobile Devices Cha-Gyu Song, Kyoung-Ho Kim and Sung-Hoon Choa 1. 서론 모바일제품에사용되는패키지는더작고 얇은동 시에고성능 다기능을요구하고있다 특히패키지두 께의감소가지속적으로요구되기때문에패키지의각