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1 Journal of the Microelectronics & Packaging Society Vol. 19, No. 1, p 특집 : 인공위성용메모리패키징기술 인공위성용 3 차원메모리패키징기술 임재성 김진호 김현주 정진욱 이혁 박미영 채장수 3D SDRAM Package Technology for a Satellite Jae-Sung Lim, Jin-Ho Kim, Hyun-Ju Kim, Jin-Wook Jung, Hyouk Lee, Mi-Young Park and Jang-Soo Chae (2012 년 3 월 23 일접수 : 2012 년 3 월 28 일수정 : 2012 년 3 월 29 일게재확정 ) Abstract: Package for artificial satellite is to produce mass production for high package with reliability certification as well as develop SDRAM (synchronous dynamic RAM) module which has such as miniaturization, mass storage, and high reliability in space environment. It requires sophisticated technology with chip stacking or package stacking in order to increase up to 4Gbits or more for mass storage with space technology. To make it better, we should secure suitable processes by doing design, manufacture, and debugging. Pin type PCB substrate was then applied to QFP-Pin type 3D memory package fabrication. These results show that the 3D memory package for artificial satellite scheme is a promising candidate for the realization of our own domestic technologies. Keywords: Artificial satellite, synchronous dynamic RAM, QFP-Pin type 3D memory package, space technology, Pin type PCB substrate 1. 서론 미국의시장조사기관인아이서플라이 (isuppli) 사에따르면 DRAM(dynamic random access memory) 세계시장점유율은한국의삼성전자와하이닉스반도체가 2008 년 2 분기 DRAM 매출에서각각 1 위와 2 위를달성하였으며, 우리나라기업이전세계 DRAM 시장점유율은 50% 라고보고된바있다. DRAM 중 SDRAM(synchronous dynamic random access memory) 은반도체시장에약 9% 를차지하고있으며, 대부분의사용분야가개인용컴퓨터를시작으로우주용, 군사용등다양한 IT 기기로확대되고있다. 우주용 SDRAM 은단일패키지를적층하는구조로메모리용량을증가시키는형태로개발되고있다. 1-2) 이구조는소형화및경량화에많은어려움이있으며, 모듈이구동되면서발생하는열에대한방출이슈가있다. 또한, 위성통신을고려하여고해상도화및고속촬영시발생하는이미지용량을고려하여고용량화에대한연구개발이필요하다. 3) 우주용메모리패키지의요구조건으로는진동과같은외부환경에기계적내성이강한전기접속패키지기술과전자기파 ( 우주선 ) 방사에대한차폐기능도포함하는패키지기술이개발되어야한다. 그러나우주공간에서의고장메카니즘분석기술의한계로국내에서는이러한고신뢰성을요구하는우주프로그램에서는한동안배제되어있었다. 최근마이크로패키징기술도입 으로플라스틱소재개발과이슈였던기계적진동, 습기및온도때문에발생되는스트레스에의한이슈가몰딩소재및다이코팅소재의개선등취약점들이상당부분이개선되었고부족했던신뢰성자료들이보완되고있다. 국내에우수한반도체칩제조사및패키징전문회사가있음에도불구하고, 우주용메모리모듈은전량수입에의존하고있는실정이다. 국내에서개발되는위성의대부분은우주임무용소형과대용량의특성을포함하는 SDRAM 모듈로프랑스의 3D Plus사제품을사용하고있다. 4) 3D Plus사는상업용및과학용정지위성과같은우주용제품과우주에대한과학적탐사용으로적합한방사능내성을포함하는상업용메모리모듈을발표하였다. 또한, 3D Plus는 3D 전자패키징기술의선구자이며, 이기술을통해능동소자, 수동소자, 광전자및 MEMS 콤포넌트패키징을소형화한 3D 모듈을설계하고생산하고있다. 특히표준적으로생산되는제품뿐아니라, 고객의요구에맞는다양한솔루션을제공함으로써국내 KOMPSAT( 아리랑위성 ) 2호와 3호, STSAT( 과학기술위성 ) 1호를비롯하여유럽의 Rosetta, TerraSar, Mars Express 등의프로젝트에직간접적으로참여하고있다. Fig. 1은우주용 3D Plus 사의적층형메모리패키지의공정흐름도이다. 4) 특이사항으로는적층하고몰딩하여패키지전면에 Au 소재로코팅한다는것이다. 그후레이저를사용하여 pattern하고, 이를 edge traces로사용하여제품으로완성한다. Fig. 2는다 Corresponding author jaesunglim@hanamicron.co.kr 25

2 26 임재성 김진호 김현주 정진욱 이혁 박미영 채장수 Fig. 1. Process flow of 3D memory package for a satellite. 5) Fig. 2. The manufacture of 3D memory package for a satellite. 5) Table 1. Status and direction of research and development 연구수행기관 연구개발의내용 연구개발성과의활용현황 - 우주방사선영향고려 - 최대용량 : 4 Gbits 양산을통해여러위성에 3D Plus - 크기 : mm 3 서사용되고있음 ( 세계 - 무게 : 6.95 g+a (a: 차폐효과 ) 시장점유 : 95%) - 특징 : TSOP 8개를적층한형태 VCI - 우주방사선영향고려안함 - 최대용량 : 2 Gbits - 크기 : mm 3 양산을통해여러위성에서사용되고있음 양한형태의 3D Plus 제품들이다. Table 1은선행사연구개발내용을정리하였다. 5-8) 우주용메모리패키지를개발하고있는국내유일한기업으로는반도체패키지전문회사인하나마이크론이있고, 자체보유하고있는칩적층기술, SiP 기술을포함하는다단칩적층기술, leadframe을이용한적층기술등을융합하여현재 KAIST 인공위성센터와국산화를위한연구가진행되고있다. 메모리칩적층을위해서는단위공정기술이필요하며, 칩적층을위한칩 thinning 기술 (Back-grinding), 기판에칩적층기술 wire로전기적연결기술, EMC(epoxy molding compound) 라는봉지재로밀봉하는기술, 그리고보드에견고하게실장되도록 lead를형성하는기술이필요하다. 이러한일련의공정기술들이확보되어야하며, 경험이풍부한디자인설계기술역시필요하다. 우주용으로서요구조건에맞는자체신뢰성과방사선시험에대한검증이필요하며이것은국내전문회사들이협업하여우주용메모리모듈분야에집중한다면고용량및고성능을가지는제품개발이가능하리라판 단된다. 그리고비싼가격으로해외기업이독점하는시장을국내기술력으로진입이가능하다면국가경쟁력이그만큼올라가는효과가있을것으로본다. 본고에서는우주용메모리패키지에필요한각각의요소기술들에대해서정리해보고자한다. 2. 본론 패키지설계및시제품구현을위해서고려해야될기술적내용은 pin type PCB 디자인, 외부보호를위한 molding 기술및견고한전기접속을위한 lead 형성공정개발및우주환경을고려한전기적성능검증이주요기술이라하겠다. 고용량화및소형화로인공위성의부피감소및무게감소로발사비용절감효과를목적으로또한적층기술은여러응용분야로적용이가능할것으로생각된다 QFP-pin type 3D memory 패키지제품개발 하나마이크론사는우주용소형, 대용량및고신뢰성 SDRAM 모듈을국산화하기위한연구를진행하고있으며, QFP-pin type 3D memory 의특징으로는용량 4Gbits 이상, 크기 mm 3 이하, 무게 6g 이하로반도체패키지기술을이용하여하나의패키지에여러개의 SDRAM 칩을적층한형태이다. Fig. 3 은우주용메모리모듈개발을위해자체개발된 QFP-pin type 3D memory package 구조를보여주고있다. 반도체패키지설계는회로도를바탕으로반도체칩과 IC substrate 또는 leadframe 이전기적으로연결될수있도록회로를구성하는작업이라고볼수있다. 반도체패키 마이크로전자및패키징학회지제 19 권제 1 호 (2012)

3 인공위성용 3 차원메모리패키징기술 27 하고, 칩의본드패드와회로보드, 리드프레임에걸친신호선을연결하고몰딩하며, 이후보드실장을위해 lead 모양대로 singulation 하여패키지를완성한다. 핵심기술로는웨이퍼후면가공 (wafer backgrinding), wafer dicing, 칩적층 (chip stacking), 와이어본딩 (wire bonding) 기술, molding 및 singulation 기술등이있다. 다음은핵심공정의각요소기술에대해서살펴보겠다. Fig. 3. Schematic diagram of QFP-Pin type memory package. 지의종류에따라디자인절차는약간씩달라질수있으나크게 netlist( 회로도 ) 입수, 검토, data 입력, layout, gerber 출력, DRC(design rule check), 도면작성및승인등으로나누어질수있다. Netlist 에는 die 크기, die pad 좌표등에대한정보및 die pad 와 ball 또는 lead 와의연결정보가포함되어있으며, 이를바탕으로설계 tool 에이러한정보를입력하는단계로부터패키지설계가시작된다. Single-chip 인경우보통 die 를패키지중앙에배치하며, multi-chip 인경우 stack 및 side by side 구조로 die 를배치한다. Die 배치가완료되면 substrate 와 chip 을 wire 또는 solder bump ball 로전기적연결을위해 substrate 에 bond finger 또는 bump pad 를형성한다. 그후회로도에맞추어 bond finger 와 ball 을 trace 로연결하기위해 routing 을진행한다. 여러개의베어칩을적층하여우주용소형 대용량 SDRAM 모듈을개발할때, 적층기술자체도중요하지만, 단지적층기술만으로는메모리소자로서의역할을할수없다. 각메모리칩이활성화될수있도록전원을인가받고, 타유닛이메모리에접속하여데이터를읽고쓸수있도록신호선이마련되어야한다. 이신호선은반도체칩상에있는본드패드와패키지외부에있는 pin 까지를연결하는도선이된다. 9) 본연구에서는리드프레임을사용하는 QFP-pin type 패키지로선정하였다 QFP-pin type 3D memory 요소기술 공정순서를보면, 설계된내용대로반도체칩을적층 Wafer backgrinding Wafer backgrinding 은 wafer 두께를패키지규격에맞도록비기능부분인뒷면을연마하여갈아내는공정을말한다. Backgrinding 전에 wafer 의윗면을보호하기위한보호용 tape 을붙이며, backgrinding 후에는 wafer saw 가가능하도록 mount tape 를 wafer ring 과같이붙인다. 700 µm 이상의 SDRAM wafer 를 backgrinding 하여 125 mm 두께로가공하였다. Backgrinding 하기위해서는 grinding wheel 이필요하며 Z1( 거친 grinding), Z2( 미세 grinding) 및 polishing 으로 3 단계가공을한다. Fig. 4 는거칠기가다른 wheel 을사용했을경우의표면형상을보여준다. 웨이퍼후면절삭공정의주요 parameter 로는연마회전속도, 휠속도, DI water 의온도와유속등이있으며, 이러한 parameter 들에의해서품질이결정된다. backgrind 공정중에발생할수있는대부분의불량은 wafer crack 이며가장자리가깨지거나실금이가는것이보통이다. 본실험에서는 125 +/- 10 µm 로설계하였으며실제측정한결과평균값이 µm 로양호한수준임을확인하였고, polishing 이후표면거칠기 (roughness) 는 nm 의우수한값으로확인되었다 Wafer saw 원하는두께로 backgrinding 된 wafer 를단위칩형태로분리를위해서 diamond blade 를사용하여 dicing 을진행한다. Wafer 가카세트 (wafer 보관 ) 에서공급되면 optical camera 로칩내부의독특한 pattern 을인식하여정렬시킨다. 그리고 blade 를이용하여최적화된조건으로 chuck table 이움직이면서 sawing 하게된다. Strret line 으로잘려진 wafer 는 DI water 로세척되어언로딩된다. 이때 blade 는얇은 wafer(150 µm 이하 ) 의경우에칩파괴를막기위해서 Z1, Z2 를사용하여 step cut 방식으로자르는데, feed Fig. 4. A SEM images of wafer backgrinding and polishing. J. Microelectron. Packag. Soc. Vol. 19, No. 1 (2012)

4 28 임재성 김진호 김현주 정진욱 이혁 박미영 채장수 Fig. 5. Optical images of wafer saw. speed, RPM 등이매우중요한 parameter 로작용을한다. Wafer saw 공정에서발생할수있는주요불량은칩파괴및 mis-align 이다. Fig. 5 는고배율현미경으로칩파괴및 kerf width 를확인하였고, kerf width 경우평균값이 µm 로측정되었다 Die attach and die stack Die attach 공정은실리콘칩을 PCB 또는 leadframe 기판에정해진 die pad 위치에고정시키는공정이다. Die pad 에정확히제어된양만큼 adhesive 소재으로분사하고웨이퍼에서 die 를 pick-up 하여접착시킨다. Die pickup 의경우 collet 이라는 rubber 성분의 pick-up tool 을사용하며웨이퍼를잡고있는마운터테이프밑으로는 eject pin 을사용하여올려주면서쉽게테이프와칩이분리되도록한다. 기판 (PCB 또는 leadframe) 은자동으로레일로투입이되고, optical camera 로위치를정확히인식시킨다. 그리고액상접착제 (adhesive 소재 ) 를기판의정해진 pad 위치에일정한모양으로분사시킨다. 이후 die 를 die pad 에위치시킨다. 이러한공정을자동으로해주는설비를 die bonder 라고한다. 사용되는접착제는대부분이 epoxy 가주성분이며, 고신뢰성및작업성향상을위해 polyimide 등의여러성분들을합성한 hybrid type 을주로사용한다. Die attach 공정상주의해야할품질특성은 BLT(bond line thickness) 라고불리는 epoxy 두께와칩옆면으로올라오는 fillet height 이다. 대부분의 BLT 는작업성및신뢰성을위해 13~75 µm 정도로관리하고 fillet height 는 50% 정도로관리한다. 만약 fillet height 가높으면 adhesive 소재가칩윗면으로침범하여오염을초래할수있다. 그리고 die attach 공정이끝나면 cure oven 에넣어서일정한온도와시간으로경화하는공정을거친다. 이때경화방법에따라 oven cure 와 snap cure 두가지방법이있는데, 본 SDRAM 모듈제작에는 oven cure 를사용하였다. 그리고칩적층을위해서는액상의 adhesive 와는별도로 WBL(wafer backside lamination) 이라는일정한두께의 film 형태의 adhesive 소재를사용하게된다. 극히작은 filler 함량으로 tape 형태로 wafer 의뒷면에 laminate 되어있으며, 온도와압력으로칩위에접착시킨다. 적층되는칩의크기가같을경우는 FOW(flow on wire 또는 film on wire) 라는두꺼운 film type adhesive 소재를사용한다. 통상적인공정능력은칩두께 50 µm 정도까지가능하며, pick-up 시특별한 kit 가필요하다. 특히, 본실험에서중요하게고려된 epoxy/fow film thickness, die tilt, epoxy coverage, fillet height 측정값들은 Fig. 6 에서보여주는것과같이설계시고려된오차값안에서확인되었다 Wire bonding Wire bonding 은반도체칩의본드패드와패키지외부와연결된패드를매우미세한배선으로전기적으로접속하는공정이다. 사용되는 wire 는보통 Au(gold) 계열로 16~30 µm 정도의작은직경을사용한다. Wire bonding 은두가지로방법으로나뉘는데, ball bonding( 열압착법 ) 과 wedge bonding( 초음파법 ) 이다. 통상적으로 ball bonding 은 wire 끝을전기방전으로용융시켜볼을형성하기때문에산화되지않는 Au wire 가대부분사용되고, wedge bonding 은 Al(Aluminium) 를사용하여초음파로접합하는것으로패드와접합이 Al-Al 이되어금속간화합물이형성되지않으므로고신뢰성접합을얻을수있다. 본실험에서는 ball bonding 을사용하며, 칩패트의크기를감안하여적당한크기의 wire 를선정하였다. 그리고고온에서전기방전이일어나므로캐피러리 (capillary) 라고하는세라믹으로제작된 tool 을사용한다. Wire bonding 공정에서발생할수있는주요불량유형은 ball 과 PCB finger 쪽의낮은접착력으로인한 wire lift( 와이어떨어짐 ) 이다. 특 Fig. 6. Optical microscopy image of die attach and wire bonding. 마이크로전자및패키징학회지제 19 권제 1 호 (2012)

5 인공위성용 3차원 메모리 패키징 기술 29 에 나타내었다. 같은 크기의 칩을 4단 적층해야 하므로 FOW film을 적용하였으며, 이를 위해서는 reverse bonding(pcb finger에서 ball을 형성하여 chip으로 loop를 만드는 방식)을 적용해야 하며, 이때 loop height control 이 매우 중요하게 된다. FOW film을 약 60 µm로 정하면 loop height는 maximum 55 µm으로 제어해야 하는데, 만 약 더 높게 되면 칩간의 short가 발생하게 되어 불량을 야 기시킨다 Molding Fig. 7. Optical microscopy and SEM images of wire bonding using FOW. Die attach 및 wire bonding 공정이 완료되면, EMC를 사 용하여 봉지 처리함으로써 패키지를 보호하는 molding 공정이 진행된다. 열, 습도, 물리력 및 화학적인 인자들로 부터 보호하는 역할을 한다. 더불어 외부의 충격으로부 터 Au wire와 칩을 보호하고 전기적 절연효과를 가지며 반도체 구동 시 열방출 효과를 어느 정도 갖게 하며, 운송 및 handling 시 발생할 수 있는 damage로부터 보호한다. 일 반적으로 사용되는 방식은 EMC를 녹여서 압력으로 cavity 내로 주입되어 충진하는 방식이다. 주요 parameter 로는 transfer speed/pressure, clamp pressure, 온도 및 cure 시간 등이다. Mold 공정에서 발생할 수 있는 주요 불량 은 미충진, wire sweeping 및 mold void이다. Wire sweeping은 X-ray inspection 설비로 측정이 가능하며, mold 이후에 바로 비파괴 검사로 관측이 가능하다. 그리 고 mold void는 초음파를 이용하여 내부 void를 관측할 Fig. 8. Bonding WPT and BST images. 성값으로 WPT(wire pull test)와 BST(ball shear test)를 측정 하여 접착강도를 측정하며, 만약 규정 값에 미달할 경우, bonding parameter를 수정하여 강도를 높여야 한다. 본 실 험에서도 bonding parameter를 최적화하기 위해서 DOE(design of experiment) 통계 기법을 사용하였으며, BST 및 WPT 측정하여 최적의 parameter를 찾았다. Fig. 7은 optical microscopy 및 SEM으로 확인된 wire bonding 형상을 보여주고 있다. Wire bonding 공정 후 bonding BST 및 WPT 테스트를 진행하였으며, 각각의 이미지와 데이터를 fig. 8과 table 2 Table 2. Evaluation of Bonding WPT and BST Ball Shear Test (gram) Wire Pull Test (gram) MIN. MAX. AVG. STDEV MIN. MAX. AVG. STDEV PCB Die Die Die Die Fig. 9. Wire sweeping inspection(top) Mold void/delamination inspection(down). J. Microelectron. Packag. Soc. Vol. 19, No. 1 (2012)

6 30 임재성 김진호 김현주 정진욱 이혁 박미영 채장수 Fig. 12. Electrical evaluation using Kalos2 and test board. 서는 80 µm 정도로양호한상태로확인되었다. Fig. 10. Cross section view using a SEM. 수있는데, C-SAM 설비를사용한다. Fig. 9 와같이 X-ray 로관측이되면 wire short 현상및 open 현상을관찰할수있다. 그리고내부 delamination( 박리현상 ) 의발생유무는 SAT 초음파측정으로알수있다 Singulation and cross section view Strip 상태의 leadframe 을각 unit 사이의 damber 를절단하고, 독립된개체로써기능을수행할수있도록패키지형태로만들어메인보드에실장이용이하도록제품을형상화시키는공정이다. Wafer saw 공정과유사하며, diamond blade 를사용하여절단한다. 설비를보면 loader, saw Part, vision, unloader 등으로구성되어있다. 기타공정으로 wire bonding 과 mold 공정전에 PCB 와의접착력을향상시키기위해실시하는 plasma treatment, mold 이후 mold 윗면에 LASER 를사용하여 marking 하는공정이있다. Fig. 10 은완성된패키지의 SEM 장비로확인된단면이미지이다 Package warpage Board mount 공정성을확인하고자 packaging 된 sample 의 warpage 를측정하였다. 측정설비는 shadow moire 원리를이용한 Akrometrix TherMoire AXP 장비로측정하였으며, 측정범위는 25 o C 에서 260 o C 까지측정하였다. 10) 25 o C 에서 20 µm 내외의 warpage 를보였으며, 260 o C 에 Electrical evaluation 시제품완료후제품이정상작동하는지전기적 test 가진행되었다. 기능검사는 O/S(leakage 포함 ), current 및 normal function test 순으로진행하였으며, test board 를제작하여 memory package 전용계측장비인 Kalos2 로진행하였다. 여기서, Icc2p 와 Icc2ps 는 standby current 측정으로진행성불량에대한 screen 을목적으로 test 하는항목이고, Icc6 는 self refresh current 로 DRAM 의 self refresh 동작을수행할때발생하는 current 를 check 한다. 그리고 X-scan 은가장기본적인동작의 x 방향으로의 cell scan 을해가면서 test 진행하여기본동작불량제품을 screen 하는항목이다. Kalos2 계측장비로테스트를진행한결과, 측정된데이터는 table 3 의조건을모두만족하여 pass 되었다. 3. 결론 본연구의최종목표는우주용소형, 대용량및고신뢰성의 QFP-Pin type 3D memory package 의제작공정개발및완제품화이다. SDRAM 모듈의용량은최소 4 Gbits 이상이고크기는 mm 3 이하이며무게는방사선차폐를고려하지않은경우 6g 이하이다. 우주용고용량메모리필요에따라 4 Gbits 까지용량을늘리기위해서는 chip stacking 및 package stacking 기술이필요하며, 이를구현하기위해서는설계, 제작, 디버깅및신뢰성과정을거치며적합한공정성을확보하였다. 본연구를통해국 Fig. 11. Warpage of 3D package. 마이크로전자및패키징학회지제 19 권제 1 호 (2012)

7 인공위성용 3 차원메모리패키징기술 31 Table 3. Electrical evaluation standard of Kalos2 내기술이확보됨으로써반도체칩, 설계, 제작및검증모두국산화할수있는가능성을제시하였다. 경단박소형우주용메모리모듈을개발함으로써우주용전자부품, 제품및인공위성제작비용저감효과와기술력이한단계진보되는것을기대한다. 본연구의기술콘텐츠는다양한응용산업분야로확장이가능하며특히우주용과방위산업용부품소재분야에경쟁력을키우는데기여할수있을것이다. 감사의글 본연구는국가연구개발사업우주개발사업 ( 과제번호 : ) 의연구비지원으로수행되었습니다. 참고문헌 1. V. Solberg and G. Gray, Performance Evaluations of Stacked CSP Memory Modules, Proc. the 29th International Electronics Manufacturing Technology Symposium, San Jose, 301, IEEE Components, Packaging and Manufacturing Technology Society (CPMT) (2004). 2. R. Fillion, R. Wojnarowski, C. Kapusta, R. Saia, K. Kwiatkowski and J. Lyke, 3D Electronics Using Vertically Stacked Multichip Slices, Proc. the 3D Technology, Modeling and Process Symposium, Organized by RTI International, Research Triangle Park, Burlingame (2004). 3. I. H. Seo, C. W. Ryu, M. R. Nam and H. C. Bang, Engineering Model Design and Implementation of Mass Memory Unit for STSAT-2, Journal of The Korean Society for Aeronautical and Space Sciences, 33(11), 115 (2005). 4. N. Villegier, 3D Plus Inc. april.(2004) from 5. T. Y. Kian, T. W. Yean, L. K. Chai and N. H. Wan, Stacked BGA Design, Development, and Materials Selection Considerations for Improved Testing and Stacking, Reduced Warpage and Environmental Stress, and Enhanced Thermal Qualities, Proc. the 2003 IEEE Electronics Packaging Technology Conference (EPTC), Singapore (2003). 6. J. Y. Kim, W. J. Kang, Y. H. Ka, Y. J. Kim, E. S. Sohn, S. S. Park, J. D. Kim, C. H. Lee, A. Yoshida and A. Syed, Board Level Reliability Study on Three-Dimensional Thin Stacked Package, Proc. the 54th Annual Electronics Packaging and Components Conference, Las Vegas, USA (2004). 7. C. Val and T. Lemoine, 3-D Iinterconnection for Ultra-dense Mmultichip Modules, IEEE Trans. on Components, Packaging, and Manufacturing Technology, 13(4), 814 (1990). 8. R. J. Wojnarowski, R. A. Fillion, B. Gorowitz and R. Saia, Three Dimensional Hybrid Wafer Scale Integration Using the GE High Density Interconnect Technology, Proc. the 5th Annual IEEE International Conference on Wafer Scale Integration, San Francisco, CA, USA (1993). 9. S. Cho, J. Choi and G. M. Park, Pin Pull Characteristics of Pin Lead with Variation of Mechanical Properties of Pin Lead in PGA (Pin Grid Array) Package, J. Microelectron. Packag. Soc., 17(1), 9 (2010). 10. B. H. Lee, M. K. Kim and J. W. Joo, Thermo-mechanical Behavior of WB-PBGA Packages with Pb-Sn Solder and Lead-free Solder Using Moir Interferometry, J. Microelectron. Packag. Soc., 17(3), 17 (2010). J. Microelectron. Packag. Soc. Vol. 19, No. 1 (2012)

8 32 임재성 김진호 김현주 정진욱 이혁 박미영 채장수 임재성 ( 林栽星 ) 1976 년생 반도체패키징공정 jaesunglim@hanamicron.co.kr 이혁 1964 년생 반도체패키징 hlee@hanamicron.co.kr 김진호 ( 金鎭浩 ) 1973 년생 반도체패키징설계 tonykim@hanamicron.co.kr 박미영 1976 년생 KAIST 인공위성연구센터 전기적특성 mypark@satrec.kaist.ac.kr 김현주 1972 년생 반도체패키징공정 khj3693@hanamicron.co.kr 채장수 1959 년생 KAIST 인공위성연구센터 패키지신뢰성 jschae@satrec.kaist.ac.kr 정진욱 1973 년생 반도체패키징공정 jwjeong@hanamicron.co.kr 마이크로전자및패키징학회지제 19 권제 1 호 (2012)