34 특집 : 고밀도전자패키징 MEMS 기술을이용한마이크로전자패키징기술 김종웅 김대곤 문원철 문정훈 서창제 정승부 Application of MEMS Technology in Microelectronic Packaging Jong-Woong Kim, Dae-Gon Kim, Won-Chul Moon, Jeong-Hoon Moon, Chang-Chae Shur and Seung-Boo Jung 1. 개요 최근마이크로프로세서 (micro processor), 주문형반도체 (ASIC) 등의비메모리제품에대한시장의요구와휴대폰, PDA (Personal Digital Assistant) 및초소형음악플레이어등의보급률급진전으로마이크로시스템의소형화, 다기능화에대한요구가고조되고있다 1-3). 이러한경향은많은양의정보를신속하고정확하게처리하기위한반도체기술의발전을 1차적으로요구하는것이지만, 시스템내에서의신호전달및상호시스템간의신호전달에기여하는반도체패키징기술의발전을요구하는것이기도하다. 전자시스템의발전동향을이와같이이해하는것이현재로써는가장일반적이고또한널리통용되고는있지만, 이는반도체기술과패키징기술이명확히구분되어이해되는전통적인기술개념에기반하는것임에주목할필요가있다. 즉, 반도체제작기술로만이해되고적용되어오던많은기술들이점차패키징기술에도도입되면서반도체기술과패키징기술간의차이가줄어드는, 이른바패러다임의변화가진행되고있는것이다. 반도체공정기술로써개발되었지만최근첨단의고밀도다기능및초소형패키지의개발에적용되고있거나적용될가능성이있는기술로써가장대표적인것으로 MEMS (Micro-Electro-Mechanical System) 기술을이용한 Si 구조물제작기술을들수있다. MEMS 기술은기존의반도체공정을이용하여 Si을기계적으로가공하는기술인데, 이를이용하여 Si을가공할경우다양한형태의 Si 구조물을만들수있으므로압력센서, 가속도센서및광학기구물등을만드는데널리이용되고있다 4-5). 전자패키징분야에서도 Si 칩의적층또는각종수동소자의임베딩등을위하여 Si의구조를제어해야할필요가제기됨에따라이러한 MEMS 기술의차용을고려하기에이르렀다. MEMS 기술중전자패키징에가장적극적으로응용되고있는것이 Si의건식 습식식각기술이다. Si 은건식또는습식으로식각이가능하며, 경우에따라등방성또는이방성식각이가능하므로그사용목적에따라최적의칩형상을구현할수있다. 본연구에서는이러한건식 습식 Si 식각기술의종류와식각메커니즘에대해알아보고전자패키징에의도입결과에대해소개하고자한다. 2. 식각공정 (etching process) 반도체 IC 의제조에있어기판위에형성되어있는층을선택적으로제거하는공정을사진식각 (photolithography) 이라고한다 6). 이때선택적으로제거되는층은주로산화막 (SiO 2 등 ) 이나금속층 (Al, Cu 등 ) 이되는데, 본연구에서처럼 Si 자체가식각대상이되는경우도존재한다. 사진식각공정중사진공정은마스크 (mask) 상에 Cr 으로형성된회로패턴을반도체웨이퍼의표면에도포되어있는얇은감광물질 (photoresist) 로옮기는것을일컬으며, 이를통해형성된감광물질의패턴들은다음단계인식각공정시식각대상이되지않는부위를보호하는마스크로써의역할을하게된다. 이와같이제작된웨이퍼에서외부로노출된부분을화학적또는물리적반응으로깎아나가는기술을식각공정이라고한다. 이러한식각공정에의해확산이나이온주입될영역이결정되어지고또한도선들의연결작업이이루어지게된다. 본절에서는이러한사진식각공정중식각공정에대해자세히살펴보고자한다. 142 Journal of KWS, Vol. 24, No. 2, April, 2006
MEMS 기술을이용한마이크로전자패키징기술 35 2.1 습식식각 (wet etching) 식각공정은크게습식식각 (wet etching) 과건식식각 (dry etching) 으로구분되는데, 이중습식식각공정은일반적으로식각용액에웨이퍼를넣어액체-고체 (liquid-solid) 간화학에칭에의해가공이이루어지게하는것을말한다. 일반적으로습식식각이라고하면등방성 (isotropic) 식각을의미하며, Si 웨이퍼표면에형성된산화막등을선택적으로식각하는데매우광범위하게사용되어지고있다. 식각의과정은우선반응할화학물질이식각시키고자하는표면에공급되고, 공급된화학물질과식각될표면사이에서화학에칭이일어난후, 반응이끝난생성물질이외부로떨어져나오는순서로진행된다. Fig. 1은이러한식각과정을그림으로나타낸모식도이다. 습식식각과정은화학반응이용해성물질을생성하여표면으로부터제거시킨다는점외에는반응공학적측면에서 CVD (Chemical Vapor Deposition) 공정과매우유사하므로이를떠올리면이해가빠를것이다. 앞에서이미언급한바와같이 Si의습식식각공정은일반적으로모든방향으로식각되는속도가동일한등방성식각 (isotropic etching) 을의미하지만, 결정방향에따라식각속도가다른이방성식각 (anisotropic etching) 도구현이가능하다. Si의등방성식각의경우식각공정은두차례의반응을통해이루어지는데, 첫번째는 Si을산화시켜표면에 SiO 2 층을형성시키는것이고, 두번째는 SiO 2 를식각시켜최종적으로 Si의식각을구현하는방식이다. 이때식각용액은질산 (HNO 3 ) 과불산 (HF) 을증류수에섞은것으로많이이용되는데, 다음화학반응식이그두번의반응을나타낸다. Si + 2HNO 3 = SiO 2 + 2HNO 2 SiO 2 + 6HF = H 2 SiF 6 + 2H 2 O 이때식각속도는 HNO 3 와 HF의농도에크게의존한다. 식각속도가너무빠르게되면식각후반응물의이동이원활하지못하게되고이로인해식각된부위의표면이거칠게될수있으므로적당한속도로제어되어야한다. HNO 3 와 HF 외에용액에 CH 3COOH를일부첨가하기도하는데, 이때 CH 3COOH는 HNO 3 의분해를감소시키는역할을하므로식각에있어완충제로써사용되기도한다. 한편결정면중에서일정방향의한면이다른면보다매우빠른속도로식각되는경우가있는데, 이러한방향성을갖는식각을이방성식각이라고한다. Fig. 2 는 Si을등방성에칭및비등방성에칭을실시한후나타날수있는형상의차이를보여준다. Si과같이다이아몬드 (diamond) 구조를갖는결정의경우, (111) 면은 (100) 면이나 (110) 면보다면간거리가좁기때문에식각되는속도가느리다. 예를들어 80 의식각온도에서 (100) 면의식각속도는 (111) 면에비해약 100 배정도빠르다. Si의이방성식각에일반적으로사용되는식각용액은크게 EDP, Hydrazine 등과같은유기용액과 KOH, NaOH 등의무기용액으로나뉘어진다 7). 이중 KOH 용액은다른수용액에비해독성이작고, 식각속도가빠르며, 높은이방성을나타내기때문에미세가공분야에서가장널리사용되고있다. KOH 수용액은 KOH, H 2O 및이스프로필알코올 (isopropyl alcohol) 을섞어만들고그화학반응식은다음과같다. Si + 2OH- + 2H 2 O = SiO 2 (OH) 2-2 + 2H 2 지금까지살펴본습식식각공정은일반적으로비용이적게들고간편하게등방성및이방성식각을구현할수있다는장점을가지지만, 공정제어가어렵고식각할수있는선폭이제한적이며, 부가적으로생성되는식각용액의처리가어렵다는단점도가지고있다. 2.2 건식식각 (dry etching) 1. Reactants transported to surface 3. Products transported from surface 반도체 IC 제조공정에서 Si 을제외하면식각하고자 2. Reaction takes place Slow ettching crystal plane Etch mask Si wafer Anisotropic Isotropic Fig. 1 Wet etching process Fig. 2 Anisotropic & isotropic etching of S 大韓熔接學會誌第 24 卷第 2 號, 2006 年 4 月 143
36 김종웅 김대곤 문원철 문정훈 서창제 정승부 하는대부분의물질들은 SiO 2, Si 3N 4 가증착된금속등과같이비정질이거나다결정의물질이다. 따라서이러한물질들을습식으로식각하면등방성식각이이루어지기때문에수평과수직이같은비율로식각되게된다. 즉, 실험자가원하는모양으로정확히식각하기가대단히어렵게되는것이다. 또한습식식각으로식각시이른바습식식각법의가장큰단점으로지적되는, 마스크하단의물질이식각되는언더컷 (undercut) 문제가야기되기도하는데, 이는식각모형의분해능저하를일으키는가장중요한원인의하나가된다. 이러한문제를해결하기위하여개발된식각기술이바로건식식각기술이다 6). 건식식각은웨이퍼표면에의이온충격에의한물리적작용이나, 플라즈마속에서발생된반응물질들의화학작용, 또는물리및화학적반응이동시에일어나식각이진행되는공정이다. 물리적식각은이온들이식각대상물질을향하여전계 (electric field) 에의해가속된후충돌할때의운동량이전에의해표면마멸현상이일어나는것으로써, 여기에는이온빔 (ion beam) 식각, 스퍼터링 (sputtering) 식각, 그리고 RF (Radio-Frequency) 식각등이있다. 한편화학적건식식각은플라즈마에서생성된반응물질들이식각될물질의표면에공급되어그곳에서반응물질과표면원자들사이에화학반응이일어나, 휘발성기체를생성시킴으로써진행되는식각을의미한다. 이경우는습식식각과마찬가지로등방성식각이일어나는데, 습식식각과의차이는반응기가진공상태에있기때문에휘발성생성물표면에서의이동, 즉제거가보다용이하다는점이다. 물리적 화학적건식식각은전계를통한가속과같은물리적방법에의해이온이나전자, 혹은광자들이식각될물질표면에충돌하여표면물질들을먼저활성화 (activate) 시키고, 이렇게활성화된표면물질들이반응기내에존재하는화학종들과화학반응을일으켜휘발성기체를생성시키면서식각이일어나는것을의미한다. 이경우이온자체도반응물질이될수있다. Fig. 3은이러한물리적식각, 화학적식각및물리적 화학적건식식각공정을나타내고있는데, Fig. 3 (c) 에나타난물리적 화학적식각의경우물리적식각과화학적식각이번갈아일어남으로써결과적으로는이방성식각이진행되는공정임을알수있다. 물리적 화학적식각기술중 Si을깊게식각 (deep etching) 하는데이용되는최신기술로 DRIE (Deep Reactive Ion Etching) 중하나인 Bosch 공정을들수있다 8). 이공정은고밀도플라즈마인 ICP (Induced (b) (c) Fig. 3 Physical and chemical dry etching process; Physical, (b) Chemical, (c) Physical Chemical etching process Coupled Plasma) 를이용하여건식식각하는공정과표면에폴리머층을증착시키는공정 (polymerization) 을번갈아실시함으로써측면으로의식각을최대한지연하게된다. 따라서다른식각방법에비해훨씬큰비등방성식각이가능하게되고, 결과적으로깊은홀의생성에상당히유리하다는장점을가지게된다. 본연구에서는지금까지살펴본습식및건식식각방법중, 습식으로써는 KOH를이용한비등방성식각을채용하고건식으로써는 Bosch 공정을채용하여각각전자패키징분야에서응용할수있는방법을소개하고자한다. 3. 비등방성 Si 식각을통한 Si carrier 제작 KOH 수용액을이용한 Si의비등방성식각공정은이미앞에서소개한바와같다. 여기서는이러한비등 144 Journal of KWS, Vol. 24, No. 2, April, 2006
MEMS 기술을이용한마이크로전자패키징기술 37 방성식각공정을통해미세피치용플립칩 (flip chip) 솔더범핑 carrier 제작공정을소개하고자한다. 플립칩은전자패키지의미세피치화및다핀화경향에부응하기위하여개발된 1차패키징기술의하나로, 칩의표면에금속재질의범프를형성하여뒤집어서기판에접속하는방법을말한다. 이렇게함으로써기존의 Au 또는 Al 와이어를이용한와이어본딩 (wire bonding) 방법에비해보다많은수의 I/O를형성시킬수있다는장점과패키지의크기를보다줄일수있다는장점외에접속길이의감소에따른전기적성능의향상마저기대할수있게되었다. 이러한플립칩을제작하기위한금속범프재료로는현재까지솔더가가장널리사용되고있다. Si 칩에솔더를범핑하는대표적인방법으로는솔더를녹여증기로만든후증기를이용하여범핑하는 evaporation 법, 솔더를전해도금하여범핑하는전해도금법, 그리고솔더페이스트를이용하여범핑하는스텐실프린팅 (stencil printing) 방법등을들수있다. 이중솔더페이스트를이용하여범핑하는스텐실프린팅방법이가장경제적인방법으로알려져패키징업체들에의해널리채용되고있다. 하지만스텐실프린팅방법의경우, 페이스트의프린팅에앞서제작되어야하는미세피치의스텐실마스크를제작하기어렵다는점과, 리플로우시에솔더범프간브릿지 (bridge) 가발생하기쉽다는점등의단점을가지고있다. 뿐만아니라스텐실마스크가미세피치화될수록, 즉 aperture 의크기가작아질수록솔더페이스트의빠짐성이나빠진다는단점때문에미세피치용플립칩솔더범핑용으로스텐실프린팅방법을적용하는것은한계를가진다. 따라서본연구에서는 (100) Si 웨이퍼를 KOH 수용액을이용해이방성식각한후, 식각된웨이퍼를미세피치솔더범핑용 carrier 로사용하는기술에대해소개하고자한다 9). Fig. 4는본연구에서소개하고자하는솔더범핑기술의간략한공정도이다. 그림에서알수있듯이솔더 페이스트를스크린프린팅한후솔더볼형태로형성시키는데이용가능한것이습식식각된 Si carrier 이다. 그림과같은 Si carrier 를제작하기위하여본연구에서는표면이 (100) 면으로연마된 Si 웨이퍼를이용하여 KOH 수용액으로습식식각하였고, 이를통해솔더페이스트가채워질수있는일종의홈을웨이퍼전면에형성시킬수있었다. Fig. 5는표면이 (100) 면으로연마된 Si 웨이퍼를이방성식각할경우이론적식각방향과실제 KOH 수용액을통해식각한결과사진을나타낸다. 그림을통해 (100) 면과 (111) 면이이루는각도는 54.7 를이루고이를실험적으로이방성식각할경우계산된그대로식각되는것을알수있다. 이와같이 Si 웨이퍼의식각이결정방향에의존하는이유는결정면에서의원자충진율 (atomic lattice packing density) 에기인하는바가가장크다. Si의결정면지수중원자충진율은 (111) 면에서가장높고다음으로이와약 54.7 를이루는 (100) 면, 90 기울기를가지는 (110) 면의순서로조밀도가감소한다. 이때가장원자충진율이높은 (111) 면으로는 Si의식각에기여하는 OH - 이온의확산침투가어려워식각율이가장떨어지는것이다. Fig. 6은 30% 의 KOH 수용액에서시간에따른 Si 웨이퍼의식각정도를관찰한 SEM 사진이다. 그림에서알수있듯이모든조건에서 Fig. 5에나타낸 (100) 면과 (111) 면이 54.7 를이루는것을확인할수있으며, 시간이지남에따라식각되는깊이가증가하는것을알수있다. 식각율은일반적으로수용액의 Aperture opening Mask layer Resist opening Thermal oxide 54.7 Etching depth (111)plane Carrier Squeegee Solder paste Die (100)plane Print solder paste into apertures in silicon carrier Place die on to carrier and reflow 54.7 o o Remove flux residues Separate die from carrier Fig. 4 Solder bumping process with Si carrier which was wet etched with KOH solution Fig. 5 Anisotropic etching property of Si 大韓熔接學會誌第 24 卷第 2 號, 2006 年 4 月 145
38 김종웅 김대곤 문원철 문정훈 서창제 정승부 (b) (c) 프를형성시킬수있었다. Fig. 7은 Si carrier 내에홈을형성시키고솔더페이스트의프린팅을거쳐리플로우후, 형성된솔더범프의플립칩으로의전이전후의과정을나타내고있다. Fig. 7 에나타나있듯이 Si carrier 의홈에채워진솔더페이스트를리플로우할경우용융된솔더의표면장력에의해볼형태로변화하게되며, carrier 의홈내벽에는어떠한금속물질도형성되어있지않으므로벽에젖지도않는다. 따라서솔더볼은 carrier 의홈에담겨있기만한상태이며, 이상태에서플립칩의표면에정렬하여솔더볼을전이시킨후리플로우하면 Fig. 7 (c) 와같이솔더가범핑된플립칩패키지의형상을얻을수있게된다. 이와같이습식식각법으로 Si 웨이퍼를식각한후솔더범핑용 carrier 를제작하게되면, 솔더페이스트가스텐실마스크로부터빠지지않을염려가없기때문에훨씬미세피치의솔더범핑이가능하게된다. 또한플립칩패키지와같은웨이퍼레벨패키지의제작시패키징될웨이퍼와동일한크기의웨이퍼를이용하여 carrier 를제작할수있으므로제작의효율성도극대화시킬수있다는장점을갖는다. 4. DRIE 건식식각법을이용한 3D 패키지제작 (d) Si의건식식각의특징및원리에대해서는이미앞에서언급한바와같다. 언급된바와같이건식식각중에서물리적 화학적식각이동시에진행되는식각법을이용할경우기존의습식식각법을이용한경우보다훨씬깊은깊이의홀을가공할수있게된다. 이를이용하여 Si 웨이퍼를관통하여관통부에전극을형성시 (b) Fig. 6 SEM images of wet etched Si in 30% KOH solution with different etching time; 20 min, (b) 40 min, (c) 60 min, (d) 80 min (c) (d) 온도에비례하고수용액의농도와도일정한관계를가지는것으로보고되고있으므로, 솔더페이스트에서의솔더및플럭스함량을고려하여적절한양의페이스트를채울수있는깊이만큼식각하는것이중요하다. 본연구에서는이를고려하여 150 μm크기로 SiO 2 마스크를오프닝시키고 100 μm깊이로 Si을식각하여페이스트를채운후리플로우하여원하는크기의솔더범 Fig. 7 Procedure for solder bump transformation; -(b) solder bumps formed in Si carrier, (c)-(d) transformed solder bumps on flip chip 146 Journal of KWS, Vol. 24, No. 2, April, 2006
MEMS 기술을이용한마이크로전자패키징기술 39 킬경우, Si 웨이퍼의전면과후면을전기적으로접속할수있게되므로이른바 3D 패키지의기초를확립할수있게된다. 즉, Si 칩을적층하여 3D 패키지를형성시킬때서로다른층에있는칩을관통홀을통하여전기적으로접속시킴으로써접속에필요한물리적공간을최소화시킬수있게되고접속길이또한최소화시킬수있게되는것이다. 현재까지소개된대부분의패키징기술은단층의칩또는패키지를기판에접속하는데이용되는기술로한정된다. 따라서전자패키지자체가전자시스템의다기능화및소형화경향에일종의보틀넥 (bottleneck) 으로작용할수도있었던것이다. 이를보완하기위하여여러가지새로운기술들이소개되고있는데, 여러개의칩과각종수동소자들을하나의패키지로구현하여단일패키지로완전한기능을수행할수있도록하는 SiP (System in Package) 및하나의칩솔루션으로완전한기능을수행할수있도록하는 SoC (System on Chip) 가그대표적인기술이라할수있다. 이중 SiP는단일패키지에여러기능의칩을동시에내장하게되므로여러개의칩을어떻게좁은면적안에실장시키는가가가장중요한팩터가된다. 이를구현하기위하여개발된솔루션의하나가칩의적층기술이다. 기존의칩적층은칩끼리의접합은에폭시수지등으로이루고전기적접속은기존의본딩법을이용하여구현하여왔는데이렇게할경우여러칩으로부터접속되는많은와이어때문에쇼트 (short) 가일어날확률이커지고또한와이어본딩부가차지하는부피때문에패키지의크기또한커질수밖에없게된다. 이를해결하기위하여개발된기술이 Si 웨이퍼에홀을가공하여홀안에전극을형성시킴으로써전기적접속을이루어내는 3D 패키징기술이다 10-12). Fig. 8은이러한기술공정에대한간략한개략도를나타내고있다. 이러한기술은이미 PCB 기판에 via를형성시켜 3 차원전기적접속을이루게하는데적용된적이있지만, Si은 PCB 기판과달리홀을가공하기가상당히어렵기때문에바로적용되지못하였다. 하지만최근개발된여러건식 Si 식각법은굉장히향상된식각효율과특유의이방성으로인해홀을가공하는데어려움이없을정도로발전되었다. 그러한건식식각법들중대표적인것으로써 Bosch 공정이라불리는식각법이널리사용되고있다. 본연구에서도 Bosch 공정을이용해 Si 웨이퍼에홀을가공하고자하였고, 결과적으로홀가공에성공할수있었다. Fig. 9는 Fig. 8의 3번공정까지행한후 SEM 으로 1. Au sputtering 2. Photo lithography 3. Through hole etching 4. Cu electroplating 5. Wafer thining Fig. 8 Through hole formation and Cu electroplating process for 3D packaging (b) Si Au 500 μm 200 μm Fig. 9 SEM view of Si wafer after through-hole formation; top view, (b) cross-sectional view 관찰한사진이다. 사진에서알수있듯이 Si 웨이퍼의표면에패턴형태로도포되어있던감광성물질이식각시마스크로작용하여감광물질이도포되지않은부분 大韓熔接學會誌第 24 卷第 2 號, 2006 年 4 月 147
40 김종웅 김대곤 문원철 문정훈 서창제 정승부 만식각되어있다. 관통된깊이는약 300 μm나됨에도불구하고깊이방향으로만식각이잘이루어진것을알수있다. 이는 Bosch 공정자체가식각과폴리머물질도포를번갈아가며실시하기때문인데, 도포된폴리머물질이측면으로의식각을막아주기때문에이러한이방성이구현될수있는것이다. Fig. 9와같이식각된홀에도전성물질을도포하여전극을형성시키면 Si 칩을전면과후면을전기적으로접속시키게되므로 Si 칩적층의기초가마련된다. Fig. 10은 0.5 A/dm 2 와 1.5 A/dm 2 의전류밀도로 16시간동안 Cu를도금한후그단면을 SEM 으로관찰한결과이다. 그림에서알수있듯이전류밀도를 0.5 A/dm 2 으로하여도금하였을때는홀이거의채워지지않은것을알수있지만 1.5 A/dm 2 으로하였을때는거의결함없이도금이이루어진것을알수있다. 일반적으로 Si 웨이퍼의홀에도금할경우, 공급되는이온의확산이도금층의성장보다느릴경우보이드가많이발생한다고알려져있는데, 이를방지하는것이대단히중요하다. 따라서본연구에서와같은전류밀도의최적화가도금시무엇보다중요하다고할수있다. 이후공정에서는웨이퍼전후면에기존의플립칩범핑공정을사용하여범프를형성하게되고, 다시플립칩접합법을도입하여칩끼리의접합을완료하여칩의적층을완성하게된다. 지금까지 3D 패키징구현에필요한요소기술을건식 Si 식각법을이용하여개발한예를나타내었다. 이와같이 MEMS 기술을패키징에적절히적용할경우기존의패키징기술로구현하기어려웠던여러새로운패키징구조를재현할수있으므로보다획기적인형태의패키징구조개발도달성될수있을것으로판단된다. 4. 결론 본고에서는최신 MEMS 기술중여러가지 Si 식각방법에대하여소개하고, 이들을전자패키징에적용하는두가지사례를제시하였다. 이미앞에서도언급하였다시피이미반도체기술과패키징기술의경계는상당히무너지고있고, 따라서서로간의기술지원이상시적으로이루어지고있다. 전자패키징분야에서는그러한반도체기술중 Si 식각기술을도입하여새로운성능혹은기술의구현을달성할수있는여러가지가능성을발견하였고, 본고에서는그중습식 Si 식각법을이용한 Si carrier 제작과건식 Si 식각법을이용한 3D 패키지구현에대해소개하였다. 소개된바와같이 MEMS 기술과기존의패키징기술이잘융합될경우상당한시너지 (synergy) 효과를발휘하여단일기술로는해결하기힘든여러난관을극복하는데효과적일것으로판단된다. 후 기 본연구는과학기술부기초과학연구사업 (R01-2004- 000-10572-0) 의연구비지원에의하여수행되었으며, 연구비지원에감사드립니다. 참고문헌 (b) Fig. 10 Cross-sectional SEM views of Cu electroplated through-holes with various current densities; 0.5 A/dm 2 and (b) 1.5 A/dm 2 1. M. Datta, T. Osaka, J.W. Schultze : Microelectronic Packaging, CRC Press, 2005, 1-28, 167-200 2. J.H. Lau : Low Cost Flip Chip Technologies, McGraw-Hill, 2001, 1-17, 27-90 3. J.W. Kim, D.G. Kim, W.S. Hong, S.B. Jung : Evaluation of Solder Joint Reliability in Flip Chip Packages during Accelerated Testing, Journal of Electronic Materials, 34, (2005), 1550-1557 4. R. Nayve, M. Fujii, A. Fukugawa, T. Takeuchi, M. Murata, Y. Yamada, M. Koyanagi : High-Resolution Long-Array Thermal Ink Jet Printhead Fabricated by Anisotropic Wet Etching and Deep Si RIE, Journal of Microelectromechanical Systems, 13, (2004), 814-821 5. H. Tanaka, D. Cheng, M. Shikida, K. Sato : 148 Journal of KWS, Vol. 24, No. 2, April, 2006
MEMS 기술을이용한마이크로전자패키징기술 41 Characterization of anisotropic wet etching properties of single crystal silicon: Effects of ppb-level of Cu and Pb in KOH solution, Sensors and Actuators A:Physical, 128, (2006), 125-131 6. O. Geschke, H. Klank, P. Tellemann : Microsystem Engineering of Lab-on-a-Chip Devices, WILEY-VCH, 2004, 117-160 7. Kyu-Ha Lee, Eun-Ju Oh, Sung-Pyo Hong, Chang- Chae Shur : Si carrier fabrication using Si anisotropic property and the application of fine pitch for flip chip solder bump, Journal of the Korean Institute of Metals and Materials, 44, (2006), 129-135 (in Korean) 8. F. Laermer, A. Urban : Milestones in deep reactive ion etching, Proc. 13th International Conference on Solid-State Sensors, Actuators and Microsystems, (2005), 1118-1121 9. N. Koshoubu, S. Ishizawa, H. Tsunetsugu, H. transferred microsolder bumps, IEEE Transactions Takahara : Advanced flip chip bonding techniques using transferred microsolder bumps, IEEE Transactions on Components and Packaging Technologies, 23, (2000), 399-404 10. Y.K. Tsui, S.W. Ricky Lee : Design and fabrication of a flip-chip-on-chip 3-D packaging structure with a through-silicon via for underfill dispensing, IEEE Transactions on Advanced Packaging, 28, (2005), 413-420 11. K. Hara, Y. Kurashima, N. Hashimoto, K. Matsui, Y. Matsuo, I. Miyazawa, T. Kobayashi, Y. Yokoyama, M. Fukazawa : Optimization for chip stack in 3-D packaging, IEEE Transactions on Advanced Packaging, 28, (2005), 367-376 12. B. Morgan, X. Hua, T. Iguchi, T. Tomioka, G.S. Oehrlein, R. Ghodssi : Substrate interconnect technologies for 3-D MEMS packaging, Microelectronic Engineering, 81, (2005), 106-116 김종웅 ( 金鍾雄 ) 1978년생 성균관대학교신소재공학과 전자패키징, RF 패키징 e-mail : wyjd@skku.edu 문정훈 ( 文貞勳 ) 1956년생 수원과학대학일렉트로닉스패키징과 전자패키징, 초음파접합 e-mail : jhmoon@ssc.ac.kr 김대곤 ( 金大坤 ) 1975년생 성균관대학교신소재공학과 전자패키징, RF 패키징 e-mail : bbangs35@skku.edu 문원철 ( 文元鐵 ) 1967 년생 성균관대학교마이크로전자및반도체패키징기술개발사업단 나노패키징, 실리콘 MEMS e-mail : wcmoon@skku.edu 서창제 ( 徐昌濟 ) 1950년생 성균관대학교신소재공학과 정밀용접, 마찰교반접합 e-mail : tromance@hanmail.net 정승부 ( 鄭承富 ) 1959 년생 성균관대학교마이크로전자및반도체패키징기술개발사업단 전자패키징, 전자모듈신뢰성, 마찰교반접합 e-mail : sbjung@skku.ac.kr 大韓熔接學會誌第 24 卷第 2 號, 2006 年 4 月 149