KEIT PD Issue Report PD ISSUE REPORT DECEMBER 2014 VOL Packaging Technology 반도체칩이탑재될전자기기에적합한형태로구현하는 Packaging technology는 DIP(Dual in Line) 로

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인태 우
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1 Advanced Packaging Technologies for the System Level Integration l 저자 l 양지운 PD / KEIT 반도체공정 / 장비 PD 실 봉충종책임 / KEIT 반도체공정 / 장비 PD 실 김준철센터장 / 전자부품연구원 SUMMARY 목적반도체집적도향상을위한미세공정의한계를극복하기위하여반도체후공정기술이주목받고있음단순반도체 IC의보호및연결기능에그쳤던반도체패키지 ( 후공정 ) 의역할이시스템직접화 (system integration) 의방향으로진화중이며, 그중심에 Embedded IC 및 TSV(Through Si Via) 를기반으로하는 3차원집적화기술이있음관련기술의주요동인, 산업구조및비용분석등을통하여현황및시사점을고찰해보고자함 주요현황 Embedded PCB 및 FoWLP 등의고부가가치패키징비중이증가하고있으며, 도입단계인 TSV기술의경우도시장전망이매우높을것으로예측특히비용문제가거론되는 TSV interposer 분야에서도이를적용한 Xillinx의 FPGA 제품이최근시장에출시되는상황으로, 반도체시장에서의주류기술로빠르게자리매김할것으로예측 시사점및정책제안이러한기술의다양한분야로의적용은최근가장큰이슈로부각되고있으며 Cloud Computing 및 IOT(Internet of Things) 분야를통해가속화될것임패러다임이변하고있는이러한반도체후공정분야및후방산업인관련장비및재료분야에대한계속적지원을통하여국내반도체산업의균형성장과이를통한신산업및시장에대응필요

KEIT PD Issue Report PD ISSUE REPORT DECEMBER 2014 VOL 14-12 1.

2 KEIT PD Issue Report PD ISSUE REPORT DECEMBER 2014 VOL Packaging Technology 반도체칩이탑재될전자기기에적합한형태로구현하는 Packaging technology는 DIP(Dual in Line) 로부터 TSV(Through Si Via) 를이용하는 3D IC 기술로진화중형태면에서는 Lead Frame 기반에서 PCB기반으로, 최근에는반도체공정을 packaging 공정에적용하는추세 SMT 기술의 short interconnection 장점으로부각된 PCB기반의 packaging 기술은여러개의부품을실장하여모듈화하는다기능 Single Package 의진행을가속화 - 점점더많은칩들이모듈로구현되면서기존에메인보드가담당하던역할의일부를이제는모듈기판이맡아처리하게되어모듈기판의성장률이일반 PCB보다높은증가율을나타냄 - 해당기능의성능이머지않아반도체제조기술보다는모듈패키징기술에더많이좌우될것이라예상 - 모듈기판은다양한부품을결합하는기능을수행하며미세한핀피치를갖는 IC 칩과메인보드간의인터포저역할을수행 그림 years Packaging technology 그러나, 나노레벨의반도체 IC 설계디자인룰축소에비하여미세배선수준이 20μm정도인 PCB와의 sclae 격차가더욱크게벌어지고있음 IC 설계룰이축소되면칩면적과원가는줄어들지만 PCB 경우 20μm이하의미세배선의경우만족스러운수율을보이지못하고있어, 더많은 layer를사용해야하며증가하는 layer수와낮은수율문제는모듈용 PCB기판의원가상승을의미이러한 scale 격차문제를해소하기위하여내부연결배선공정에반도체공정을도입하거나, 패키지내부에서가급적 056 한국산업기술평가관리원

ISSUE 4 Advanced Packaging Technologies for the System Level Integration 많은소자간의연결을구현하여패키지외부로나오는단자수를줄이는등다양한시도가이루어지고있음이러한 Packaging진영의노력을 System Level Packaging 기술이라표현할수있으며, 80년대중반에도입된 MCM(Multi-Chip

3 ISSUE 4 Advanced Packaging Technologies for the System Level Integration 많은소자간의연결을구현하여패키지외부로나오는단자수를줄이는등다양한시도가이루어지고있음이러한 Packaging진영의노력을 System Level Packaging 기술이라표현할수있으며, 80년대중반에도입된 MCM(Multi-Chip Module) 개념을새로운 packaging-tool Box를통하여진행중 - Embedded PCB : PCB 기판내부에 Bare die 형태의 IC 와수동소자들을내장하는기술로, 향후 PCB 시장경쟁에서주도권확보를위한핵심경쟁력이될것으로예상되지만안정적대량생산을위한 supply chain 구성에해결해야할문제들이존재 - Embedded Wafer Level Package : FoWLP(Fan out Wafer Level Package) 으로도불리고있는기술로서 dicing 된 Bare die들을 molding 공정을사용하여 wafer 형태로재구성하고, Fan-out 형태의 RDL(Re-Distribution Layer) 공정및 Bumping 공정을통하여 package 형태로구현 - OSAT(Out-sourced Semiconductor Assembly & Test) 진영이매우견고하고단순한 supply chain의강점을지니고있으며, 많은수의 I/O 수용이가능하고 Package 두께를얇게할수있는장점이있음 - TSV Interposer : Si-Wafer 에반도체공정을활용하여미세한 Pad 피치를갖는 IC를수용하고 TSV(Through Silicon Via) 를통하여메인보드또는모듈기판으로연결을수행하며재료및공정이서로다른이종의 IC를 2차원또는 3차원집적이가능이와같이단순반도체의보호및연결기능에그쳤던기존의반도체패키지의역할이시스템레벨직접화 (system level integration) 의방향으로진화중이며궁극적으로 3D integration 을지향하고있음 그림 4-2 Embedded IC 기반 3D Integration Korea Evaluation Institute of Industrial Technology 057

KEIT PD Issue Report PD ISSUE REPORT DECEMBER 2014 VOL 14-12 그림 4-3 TSV 기반 3D Integration 2.

IC가내장된기판표면에수동부품의표면실장방식으로모듈의크기를소형화할수있는기술 - Bare die를 100μm이하로 thinning 하여기판에내장하기때문에 2차원적인면적감소뿐아니라전체적인두께도감소 - 내장된 IC와의연결 (interconnection) 은 Cu

4 KEIT PD Issue Report PD ISSUE REPORT DECEMBER 2014 VOL 그림 4-3 TSV 기반 3D Integration 2. Embedded IC 기반 3D integration Embedded PCB 고성능ㆍ다기능화로인쇄회로기판상의능동ㆍ수동부품수가늘어나고, 이로인한기판의면적증가를줄이기위해큰면적을차지하는반도체 IC를 bare die형태로기판내부에내장 (Embedding) 하고, IC가내장된기판표면에수동부품의표면실장방식으로모듈의크기를소형화할수있는기술 - Bare die를 100μm이하로 thinning 하여기판에내장하기때문에 2차원적인면적감소뿐아니라전체적인두께도감소 - 내장된 IC와의연결 (interconnection) 은 Cu 도금공정의 Via를사용하기때문에 solder 를사용한경우보다우수한신뢰성확보 - IC와기판연결의 wire bonding 방식에비하여월등히짧은 interconnection 을제공하여신호대역폭 (Band-width) 증가및기생성분감소로인한성능향상 그림 4-4 IC embedded PCB 기술의 miniaturization 효과 058 한국산업기술평가관리원

5 ISSUE 4 Advanced Packaging Technologies for the System Level Integration CASIO 社의경우손목시계, Murata에서는이동 TV 수신모듈, Taiyo Yuden의 BT/WiFi module 등의개발사례에비하여양산제품으로적용되는사례는많지않음 - PCB기판기술의낮은배선밀도와반도체 IC의 Scale 격차로인하여기판내장공정이전에 pad 피치를늘려주는 RDL(Re Distribution Layer) 공정의필요성등복잡한구조의 supply chain 형성이문제 - 일반적으로 PCB기판공정의수율이 95% 정도이므로 5% 의불량에가격이높은반도체 IC가포함되기때문에가격구조에심각한문제발생반도체 IC를내장한 PCB보다는 Discrete passive 소자를내장한 PCB경우좀더발빠른시장접근이진행되고있는상황 - 임베디드기술은향후 PCB 시장경쟁에서주도권확보를위한핵심경쟁력이될것으로인식되어비교적단순한수동소자 (R,L,C) 를내장하는제품의적용이진행중임 - 일본의 Dai Nippon Printing, Oki Printed Circuit, MeIko 등이높은시장점유율을보이고있으며, 삼성전기는 MLCC사업군보유의특성으로추후활발한시장진입이예상됨수동소자가내장된 Embedded PCB 기판의두께를낮추기위한노력도새로이진행중이고반도체공정을이용한 IPD(Integrated Passive Device) 를내장하는기술개발이접근방향이며유럽의 Ipida 와 Amkor, ASE등과같은패키징업체에서활발한사업화준비중에있음 그림 4-5 Embedded PCB RoadMap Embedded PCB 는다층 PCB 특성상내장된소자를중심으로위아래방향으로 Via 를통한연결자유도가매우높기 때문에높은집적도를갖는 POP(Package on Package) 형태의 3D integration 방향으로기술개발이진행되고있음 Korea Evaluation Institute of Industrial Technology 059

KEIT PD Issue Report PD ISSUE REPORT DECEMBER 2014 VOL 14-12 Fan Out Wafer level Package(FOWLP) FOWLP 기술은, 패키지범프가실리콘칩외부영역까지존재함에따라패키징확장성과

또한유연한공정조합이가능함에따라융합형시스템반도체의구현을가능케함기존의 WLCSP(Wafer level Chip Scale Package) 의경우 Bump array가반도체 IC 표면에형성되어있으나, 반도체 IC의 Scale down 으로 Bump

6 KEIT PD Issue Report PD ISSUE REPORT DECEMBER 2014 VOL Fan Out Wafer level Package(FOWLP) FOWLP 기술은, 패키지범프가실리콘칩외부영역까지존재함에따라패키징확장성과 IO의증가가가능한 Fan-out 의장점을유지하고 wafer level의패키징을가능케함 - 범용패키지과비교하여우수한전기적, 열적성능을지님 - 3차원패키지를통하여, 기존 Si 기술연장, 디바이스사이즈축소, 배선 RC 지연저감등성능향상및높은집적도의구현이가능 - 또한유연한공정조합이가능함에따라융합형시스템반도체의구현을가능케함기존의 WLCSP(Wafer level Chip Scale Package) 의경우 Bump array가반도체 IC 표면에형성되어있으나, 반도체 IC의 Scale down 으로 Bump 사이즈와피치가작아짐에따라 interposer 의개입없이 PCB보드에직접연결이불가능 그림 4-6 Chip/package interface vs package/board interface 그림 4-7 FoWLP(Fan out Wafer Level Package) Process 060 한국산업기술평가관리원

ISSUE 4 Advanced Packaging Technologies for the System Level Integration Bump Array가반도체 IC의안쪽표면에형성된 WLCSP를 Fan-in으로명칭되는반면, FoWLP의경우 Bump들이반도체 IC 바깥쪽으로배치 (Fan-Out) - Bump를반도체 IC 외곽에배치하기위하여 Molding

7 ISSUE 4 Advanced Packaging Technologies for the System Level Integration Bump Array가반도체 IC의안쪽표면에형성된 WLCSP를 Fan-in으로명칭되는반면, FoWLP의경우 Bump들이반도체 IC 바깥쪽으로배치 (Fan-Out) - Bump를반도체 IC 외곽에배치하기위하여 Molding package 형태를그림 7과같이개별 molding 이아닌 Bare die를일정간격으로배열후 wafer 형태로 molding - Epoxy molding 부분에 RDL(Re Distribution Layer) 공정으로반도체 IC의 I/O pad와 Bump pad 형성및연결배선을형성하는데, 일반적으로 1개의 package 면적과 die 면적의비율이 2.5배정도 - 반도체 IC 면적보다넓은면적으로 Bump array 구성이가능하기때문에배선밀도가낮은 PCB 보드의 Bump Pad 사이즈및피치대응이가능기존의 Wire bonding 을사용하지않기때문에 interconnection 이짧고전체 package 두께를얇게할수있고 wire bonding 및 interposer 를사용하지않기때문에비용절감도가능 2009년도 Infineon 사의통합패키지 X-Gold TM -213(Baseband + Transceiver) 에적용을필두로많은 OSAT업체들이관련기술을적용사업을준비중이며아래그림8에 FOWLP 기술적용분야및관련업체정보를정리했음 FOWLP 기술또한 Embedded PCB와마찬가지로좀더고집적의 POP(Package on Package) 형태의 3D integration 방향으로기술개발이진행되고있음 PMU(Power Management Unit) RF Transceiver RF-FEM Motivation Thicknees&Thernal performance High freq. signal&miniaturization High freq. signal& Miniaturization Integration PMU+Audio+ Video+USB Multi-Band Transceiver PA+Tx+Rx+... I/O Count 130*300 36~200 50~80 Main Issue RDL Thickness (for High Current) Tintegration Thin Film Passives Multi-small die placement Key IC Maker Qualcomm, TI, Freescale, ST, Fujitsu, Maxim IC ST, Qualcomm, Infineon Triquint, Skyworks 그림 4-8 FOWLP Applications & Key Players Korea Evaluation Institute of Industrial Technology 061

8 KEIT PD Issue Report PD ISSUE REPORT DECEMBER 2014 VOL Embedded PCB vs FoWLP Embedded PCB와 FoWLP 기술의가장큰차이점은 Supply chain의구성정도이고 FoWLP의경우는 Supply chain 구조가간단하고대부분의공정이 OSAT 업체에서진행할수있기때문에시장형성이활발히이루어지고있는분야임 - Embedded PCB경우생산에서불량처리된 PCB에포함된반도체 IC에대한비용문제와기판내장이전에필히거쳐야할 wafer thining, KGD(Known good die) 검사및 RDL 등의공정과관련한 supply chain 구성에실질적인마땅한방안이제시되지못하고있음 - 또한 PCB는완제품이아니라중간제품의성격이지만, Embedded PCB는내장된 IC때문에 Function test가필수적으로진행되어야하며이러한 test영역은기존의 PCB업계의범위를벗어나는영역이라할수있음 그림 4-9 Supply Chain 비교 FoWLP의경우반도체공정에서진행되기때문에기본적으로원형의 Wafer 단위로진행되나 Embedded PCB는대면적 panel( 사각형 ) 단위로공정이진행되기때문에 Through-put 면에서큰장점을있음 - Embedded PCB는수율향상을위한공정및 repair 기술에, FoWLP 기술은 300mm 대구경 wafer 또는대면 panel 기반공정에중점을두고기술개발방향을설정 062 한국산업기술평가관리원

9 ISSUE 4 Advanced Packaging Technologies for the System Level Integration 3. TSV 기반 3D integration 그간의 Microprocessor 와 Memory 등을포함한반도체소자들은 Moore의법칙에일치하는급격한집적도향상을보여왔음최근들어이러한경향의집적도향상정도가느려지고있어, 한계봉착의조짐을보이고있으며기술적인문제보다는비용적인문제가더큰요인이라고판단하고있음 - Gartner 자료에의하면 22nm 공정의초기제품설계비용만 150M$ 정도로추정 - 높은비용증가로이를감당할만큼의물량을갖는 Item은점점적어지고, 이에따른신규 Scale Node 진입을포기하는기업이증가 그림 4-10 NRE(Non-recurring engineering) 비용증가에따른신규 Scale Node 진입포기기업들의증가 이와같이집적도향상의한계극복을위하여 3D integration 을차세대집적화기술로인식하고있으며, 이는신호의높은대역폭 (Bandwidth) 과동시에낮은소비전력의특성및회로의높은집적도에대한계속적인요구에기인그간의 SIP(system in Package), SOP(System on Package) 기술과같은방향성을추구하지만, 미세피치와짧은 interconnection 특성의 TSV 적용을통한낮은소비전력및높은신호대역폭을동시에만족 TSV 적용을통하여 IC 간의고밀도 data bus line 형성이가능하며, 이를통하여 clock speed를증가하지않고서도높은신호대역폭구현이가능하며높은신호대역폭구현이낮은 clock speed로가능하기때문에소비전력이낮아짐 Korea Evaluation Institute of Industrial Technology 063

KEIT PD Issue Report PD ISSUE REPORT DECEMBER 2014 VOL 14-12 그림 4-11 Moore 법칙의한계극복을위한 TSV 기반 3D integration 기술효과 삼성은 2011년 2개의 DRAM stack을 TSV가형성된 master controller logic IC 위에형성한 3D wide IO

10 KEIT PD Issue Report PD ISSUE REPORT DECEMBER 2014 VOL 그림 4-11 Moore 법칙의한계극복을위한 TSV 기반 3D integration 기술효과 삼성은 2011년 2개의 DRAM stack을 TSV가형성된 master controller logic IC 위에형성한 3D wide IO DRAM을발표했으며이와같이 logic IC에 TSV 형성하여 IC 위에 memory 또는다른 IC를올리고, logic IC에형성된 TSV를통하여 PCB와연결한형태를 Active interposer 라함이와달리 Passive interposer 는 Si substrate 에 TSV를형성하고 logic IC와 memory stack을 2차원배열한형태이며 passive interposer 를사용한경우를 2.5D integration 또는 2.5D interposer 이라고도함 Xillinx는 2011년최초로 2.5D integration 기술을이용하여 FPGA제품인 Virtex T를출시했으며이와같이 Active interposer 기술의성숙되기까지는 2.5D interposer 기술이주류를형성할것으로예측높은가격의 logic IC에아직까지는수율검증완벽하지않은 TSV를형성하는것은부담이크기때문임 3D integration(active interposer) 3D integration(passive interposer) 그림 D integration 형태 064 한국산업기술평가관리원

11 ISSUE 4 Advanced Packaging Technologies for the System Level Integration TSV 산업구조 (Supply Chain) Si 소자 (Active interposer) 또는 Si 기판 (Passive interposer) 에 TSV를형성하는방법은크게 3가지로나눌수있음 - TSV Via First : TSV를반도체공정 (CMOS) 이전에형성하고이후공정흐름대로진행하는것으로, FEOL(Front End Of the Line) 공정은온도가높고민감하기때문에 FEOL 이전에형성된 TSV는이런가혹한공정조건을견딜수있어야됨 - TSV Via Middle : 반도체 FEOL 공정진행후 BEOL(Back End Of the Line) 공정이전에 TSV를형성하는방식임즉 Transistor 구조형성이진행된이후 Metal 배선공정전에 TSV를형성하는형태 - TSV Via Last : TSV를웨이퍼팹의 BEOL 공정이후에형성하는방식이나 Via Last 방식으로 TSV를구현하기위해서는 FEOL 설계뿐만아니라 BEOL의설계역시 TSV의영역을미리고려하여 Via 부분을확보필요 TSV Via First 방식은초기연구과정에서제안되었을뿐실제적용이되는사례는전무한실정이며 via 형성후 FEOL 공정에서메탈에의한오염문제로 Poly Si으로채우는방법도제안되지만낮은 via Conductivity 문제를앉고있음 TSV는주로 Via middle 및 Via Last 방식으로진행될전망이며 I/O 개수, 배선밀도및회로복잡도에따라 Via 형성방식이결정될것임 Via Middle 방식은그림 13과같이 FEOL 공정을마친후 TSV를형성하기때문에 TSV 형성위치가 BEOL 회로에간섭을주지않으므로설계에용이 Via Last 방식은모든 wafer공정이완료된이후에진행되기때문에 Fab 또는 OSAT 어느쪽에서진행되어도무방함다만 Via Last 공정의경우는 Via middle 과달리 Wafer의 Back side에서 TSV 공정이진행 - Via Middle 방식은 BEOL 이전에진행되기때문에 TSV를포함한모든불량의책임이 FAB에있지만, OSAT에서진행하는 Via Last의경우불량에대한책임소재가불분명해질수있기때문에수요기업에서지양하는비즈니스방식 - 또한 TSV 비용은 FAB 입장에서는 FEOL, BEOL 등의전공정비용의 5% 수준 (32nm공정기준 ) 의추가비용이지만, OSAT 입장에서는매우높은비용추가로이어짐 ( 그림 4-13) 에나타낸바로는상황에따라 OSAT에서도일부 TSV 공정을담당할가능성을염두했을뿐이며, 수율을비롯한다양한 TSV issue 해결이전까지는 Active interposer 의 TSV 공정은 FAB에서진행될것으로예측 Korea Evaluation Institute of Industrial Technology 065

KEIT PD Issue Report PD ISSUE REPORT DECEMBER 2014 VOL 14-12 (a) TSV middle Process (b) TSV last Process 그림

Foundry FAB에서진행된경우는아직까지보고된바없음 Passive interposer 정도가 FAB에서진행되고있을뿐이며현재 passive interposer를이용한 Xillinx의

그림 4-14) 에나타낸 passive interposer 공정흐름에서는 FAB에서 TSV 및 RDL공정이끝난후 OSAT에서 Wafer thinning 공정부터시작하는단계이며 wafer

12 KEIT PD Issue Report PD ISSUE REPORT DECEMBER 2014 VOL (a) TSV middle Process (b) TSV last Process 그림 D integration TSV Process(Active interposer) 이마저도 Memory IC에 TSV를형성하는경우를제외하고는 Active interposer의경우실제로 Foundry FAB에서진행된경우는아직까지보고된바없음 Passive interposer 정도가 FAB에서진행되고있을뿐이며현재 passive interposer를이용한 Xillinx의 FPGA(Virtex T) 를생산하는 TSMC의경우이러한 passive interposer에 IC를 flip-chip bumping 한후 PCB기판에올리는모든공정을진행하고있음 ( 그림 4-14) 에나타낸 passive interposer 공정흐름에서는 FAB에서 TSV 및 RDL공정이끝난후 OSAT에서 Wafer thinning 공정부터시작하는단계이며 wafer level bumping 및 assembly&test 분야에서의강점을갖는 OSAT의개입이좀더합리적인방안이라할수있음 그림 4-14 Passive interposer TSV process 066 한국산업기술평가관리원

ISSUE 4 Advanced Packaging Technologies for the System Level Integration 그러나관련시장확대시점부터는 FAB 과 OSAT의치열한주도권경쟁이예상되며 Passive interposer 의배선밀도수준및회로복잡도를감안하면, scale down에계속적인투자해야하는 FAB 특성상 Passive

13 ISSUE 4 Advanced Packaging Technologies for the System Level Integration 그러나관련시장확대시점부터는 FAB 과 OSAT의치열한주도권경쟁이예상되며 Passive interposer 의배선밀도수준및회로복잡도를감안하면, scale down에계속적인투자해야하는 FAB 특성상 Passive interposer 사업을계속진행하기는힘들어질것임 OSAT에서는 65nm 이상의구세대 infra를이용하여비용을낮추는전략을구사할것이며, 이러한 cost down 효과와 wafer level bumping 및 assembly & test 분야에서의강점이시장에서우위를확보할수있는수단으로작용할것임 TSV 적용이본격화되면반도체산업에서기존의가치사슬에큰변화가있을것으로예상 - MEOL(Middle end of the LIne) 이라는용어는 TSV 개념이전의반도체산업에서는존재하지않았던용어로 3D integration 기술적용이본격화되어대량생산시기에진입하면 MEOL만을담당하는새로운기업의탄생도예상이가능하며 Flip Chip 분야에서 RDL 및 wafer level Solder bumping 만전담하는 business 가생성된것임 - MEOL만을전담하는회사가나타나면 IDM과 set maker 사이에위치하게될것이고, 최종고객은새로나타난기업에제품사양을원하는대로요청할수있게될것이고, IDM의기존시장에서의지배적지위에변화가예상 - Memory MCP(Multi-Chip Package) 에서 POP(Package on Package) 로의사업전환이급격히이루어진이유도, POP기술이최종고객입장에서 Memory 와 Logic IC를제품사양에따라 IC 수급처및가격조절이용이하기때문임 그림 4-15 Memory MCP 에서 POP 로의전환 관련시장의확대는이러한새로운가치사슬의형성뿐아니라, wafer level bumping, thinned wafer 의 laser dicing 등의기존시장확대로도연결될것으로예상 TSV interposer 미세배선 (20µm/20µm 이하 ) PCB의낮은수율이문제가된다면, 이미검증된기술을사용하여배선패턴을실리콘칩에만들면어떨까? 이러한발상에착안하여제작된회로기판이 Si Interposer 임 PCB 기판의경우, 제작의정밀도가한계에도달한데다원가도많이올라서, 실리콘인터포저가좀더가능성있을것으로기대되며 0.35µm 나 0.5µm 등한물간반도체공정기술을사용하여생산수율이높고선폭이약 1µm인실리콘인터포저를제작할수만있다면원가를대폭적으로낮출수있을것으로기대머지않아 TSV interposer (Si interposer + TSV) 기술을이용하여 Cost 문제와성능향상의두가지목적을모두달성할수있을것으로기대하고있으며, 3D IC (3D Integration) 기술이성숙단계에이르러서도유용한역할을할것으로예상 Korea Evaluation Institute of Industrial Technology 067

14 KEIT PD Issue Report PD ISSUE REPORT DECEMBER 2014 VOL SoC(system on Chip) 의경우 Die size가증가할수록생산수율은급격히감소하는경향을보이지만, 단위 block으로분할하여작은 Size로제작된 IC들을 TSV interposer 를이용하여 integration 하면전체적인사이즈는다소증가할수있으나안정적수율과 SoC와같은성능을보장가능 - 이와같이큰사이즈의 Die를분할하여제작할경우수율증가로인한이익뿐아니라 IC 제작공정에서 Mask Layer 수감소와 Board level의 layer 수감소로인한 cost 절감의효과를기대 - 또한 TSV interposer 를이용하여서로다른재료기반또는공정기반으로구현된이종의 Device( 반도체소자 ) 들의 integration 에효율적인수행이가능하여, 무선통신분야에서도많은활용이예상 Memory의경우 TSV를이용한 3D integration은같은 I/O를병렬연결로 Memory 증가의효과를얻을수있으나, Memory 를제외한다른 IC들은 3차원수직연결이전에 2차원적인연결배선이필수적으로수행되어야함 TSV interposer 는 3차원수직연결뿐아니라 RDL기능을통한 2차원적인연결배선의높은밀도를제공할수있고 Active interposer를활용한 3D integration의진행이늦어지는상황에서이러한 TSV interposer를이용한 2.5D integration 기술이 3D integration 이전에널리적용될것으로예측되는이유임 Design 및 application 의배선밀도에따라다음의그림 16과같이 2가지영역으로나눌수있으며, 대략배선밀도 (L/S μm ) 5μm이상을 Coarse interposer, 1μm이하를 Fine pitch interposer 로구분가능 Coarse interposer 는 OSAT에걸맞는비지니스이며, 주로배선밀도에대한요구가높지않은 LED, MEMs, Smart sensor 및 RF를기반으로하는이종소자집적화 (Heterogeneous integration) 분야에서활발한적용이진행되고있음특히이러한 Passive interposer 이면서배선밀도에대한요구가높지않은경우 Active interposer 또는 Fine pitch interposer 보다가격에더민감한영역이므로주변외부 passive 회로를 interposer 에집적화까지진행영역에포함하고있음 - 반도체 IC 와모듈에서배선면적은보통전체의 40% 정도. 미세배선으로구현하면비교적기판에여유공간이많아지게되며, 이러한공간에반도체공정을통한 IPD(Integrated Passive Device) 로외부회로를함께구현하는것이가능 068 한국산업기술평가관리원

15 ISSUE 4 Advanced Packaging Technologies for the System Level Integration Fine Pitch interposer Virtex T(Xilinx 社 FPGA) RF Module(IMEC) RF Module(Sychip) RF Module(Fraunhofer-IZM) Coarse interposer RF Modules( Ipida ) Interposer based MMIC( Teledyne ) MEMS Accelerometer ( ST Microelectronics ) 그림 4-16 TSV interposer(passive interposer) & it s Applications Korea Evaluation Institute of Industrial Technology 069

16 KEIT PD Issue Report PD ISSUE REPORT DECEMBER 2014 VOL WLP(wafer level package) 와 Flip-chip 공정의확산과동시에증가된 Si-interposer 에대한관심은 TSV기술소개와더불어이종소자집적화 (Heteroheneous integration) 적용의방향으로급격한진전을보이고있음 - 특히화합물반도체, MEMS 등과같이 SOC 기술을통한 integrationdp 많은어려움을겪던부분들이 Si-interposer 와 TSV 결합을통한집적화방향으로급선회하는경향을보이고있음 - 화합물반도체의성능을 CMOS기술로구현하기는많은어려움이있으며, MEMS의경우낮은수율로 CMOS로 one Chip 집적화에많은부담이따르기때문임이종소자집적화에큰장점을갖는 TSV interposer 는 3D integration 적용확대를위한기술적징검다리역할을담당할뿐아니라앞서언급한다양한 application 적용을통하여독자적인시장형성이가능 Interposer Cost Analysis Qualcomm 社와 Altera 社에의하면 TSV Interposer 가대량생산제품에적용되기위해서는 1 cent/mm 2 정도의가격수준이되어야한다고주장 300mm(12 inch) wafer 기반의 TSV interposer는 500~650$/wafer의비용이예상되고 200mm 2 면적의 interposer를만들면대략 286개의 Die 제작이가능하여 wafer당 575$ 의비용으로가정하면 2$ / 200mm 2 가될것이며, 단위면적당 1cent의요구를맞출수있음최근 Yole development 社에서세계최초로시장에출시된 TSV interposer 를이용한 2.5D구조를갖는 Xillinx사의 FPGA제품인 Virtex T의비용을분석하여발표했으며비용은 wafer 당 683$ 로추정 (2012년당시 ) - Virtex T은 DSP, Memory, Programmable Logic, SerDes 기능을 4개의 die로나누어제작후 TSV interposer 를사용하여 integration 하였음 - 사용된 TSV interposer는 65nm CMOS 공정을이용하여 3층의 metal layer로구성되었으며, 12μm직경 ( 두께 100μm ) 의 Cu filled TSV가포함되어있음 - TSV interposer 의면적은 31 31mm 2 로 300mm wafer에 56개의 Die구성이가능하여 interposer 당 12$ 정도의비용이계산됨 ( 단위면적당 1.3 cent) 그림 4-17 Yole Development cost breakout for Xillinx interposer 070 한국산업기술평가관리원

17 ISSUE 4 Advanced Packaging Technologies for the System Level Integration Virtex T의 integration비용분석을참고하면제작비용의 3/4 정도가 TSV와관련된비용이며, 처음시도한기술로서과도한 Foundry margin(60%) 을감안하여 TSV interposer 제품판매가는 30$ 로예측 Foundry Margin과단위면적당 1cent 수준의비용임을감안하더라도 TSV interposer는새로운비용부담이라는생각에서벗어나기힘들며 TSV interposer 비용의 50% 이상이 TSV 형성과관련된것으로이부분에서의비용절감을위한방안제시필요그러나, TSV interposer의사용으로 die size가작게여러 Block으로분할하여제작함으로써안정적수율확보와 Circuit design 의 complexity 를낮춤으로 wafer 공정에서 Mask개수를감소시킬수있어전반적인비용감소가가능 Virtex T와동급 (Asic Gate수 ) 의 FPGA를 TSV interposer 를사용하지않는경우적어도 200mm 2 의두배이상면적의 Die 2개를각각따로 packaging 하여사용해야될것이예측생산수율과생산분야에서학습효과 (Learning Curve) 이론을감안하여, 이러한 2 package solution과 Virtex T의 5년간의제품가격변화추이를비교하면앞서언급한 TSV interposer 사용의비용절감효과를확인가능 그림 4-18 Price forecast comparison of the two integration solution for FPGA 그림 4-19 yield versus chip area for several values of defect density(do) Korea Evaluation Institute of Industrial Technology 071

KEIT PD Issue Report PD ISSUE REPORT DECEMBER 2014 VOL 14-12 반도체 Design rule 축소의기술진전속도가늦어지고있음에도 high performance, 낮은소비전력그리고저가격화에 대한요구는계속해서높아지고있으며, Xillinx 社의경우 Virtex-7 2000T 이후에도계속적으로 TSV interposer

18 KEIT PD Issue Report PD ISSUE REPORT DECEMBER 2014 VOL 반도체 Design rule 축소의기술진전속도가늦어지고있음에도 high performance, 낮은소비전력그리고저가격화에 대한요구는계속해서높아지고있으며, Xillinx 社의경우 Virtex T 이후에도계속적으로 TSV interposer 를 활용한 7VX1140T 와 7VH580T 등의후속제품을출시하고있음 그림 4-20 TSV interposer 를이용한 Xillinx 의 FPGA 제품 4. 정책제언 SoC기술의전유물로여겨지던 System integration 노력이반도체후공정분야인 Die level 및 wafer level 그리고심지어 board level 에서도일어나고있으며, 이중 TSV를중심으로한최근의 Die 및 wafer level의 integration 기술은 system level integration 분야에서플랫폼기술로자리매김할것으로기대이렇게 TSV를이용한 System level integration 기술은많은가능성을가지고있음에도불구하고산업적측면에서는아직도해결되어야할문제가있음 - 현재의많은기술들이기술적, 비용적문제를넘어신기술로자리잡아반도체성능을향상시켜왔듯이, 조만간이러한문제점들을해결하고상용화의시점이올것으로예상 - Flip chip 기술이시장진입에 30년정도의기간이걸린사실에비하면, TSV 적용기술은비교적빠른속도로진전을보이고있음스마트폰산업에의해 High End 중심의 system level integration 기술이시장에소개되었다면, cloud computing 및 IoT( Internet of Things ) 분야가이러한기술을다양한 application 에적용하여시장에서주류기술로자리매김할수있도록역할을이어받을것임정부는메모리산업에편중된구조적문제를해소하고, 반도체산업의균형적성장을계획중으로후방산업인관련장비및재료뿐아니라중요성이계속높아지고있는반도체후공정분야지원에도관심을높여야할것임 072 한국산업기술평가관리원

19 ISSUE 4 Advanced Packaging Technologies for the System Level Integration ( 참고문헌 ) 1. Embedded Wafer-Level-Packages: Fan-Out WLP / Embedded die in PCB Report, Yole Development, The Wafer Level Fan-Out-Pcakage-WFOP TM, J-Devices Corporation, Vol.17 No.1, MEPTEC Report, Advanced Package Migration to System Level Integration, Amkor,IEEE International 3D Systems Integration Conference (3DIC), Gb 3D DDR3 DRAM Using Through-Silicon-Via Technology, Samsung, ISSCC Silicon interposers with integrated passive devices-an ultra-miniaturized solution for 3D integration,ipdia, Vol. 18, No. 5, chip scale review, D interposers look increasingly like the near term, high performance solution, Yole Deloppement, ISSUE No. 23, 3D Packaging, Secrecy shrouds 3D silicon interposer development, IPDiA, issue No.16, 3D Packaging, Interposer Design Optimization for High Frequency Signal Transmission in Passive and Active Interposer using Through Silicon Via (TSV), Xillinx, ECTC Advancing High Performance Heterogeneous Integration Through Die Stacking,Xillinx, ESSDERC Handbook of 3D Integration: Volume 3-3D Process Technology, Philip Garrou, Mitsumasa Koyanagi, and Peter Ramm (2014) 12. Supply Chains for HVM of 3D IC integration,john H. Lau, Vol. 17, No. 1, chip scale review, 2013 ( 국외주요기술개발현황 ) 연구기관명프로젝트명개요연구기간 Fraunhofer EMFT Fraunhofer Dresden ASET IPdia & Cea-Leti 3D Heterogeneous Integration for Nanosensor Systems - the EU-Project e-brains All Silicon System Integration Development of Functionally Innovative 3D-integrated Circuit(Dream Chip) Technology Platform for the Realization of Shared Industrial Innovation Microsystems and Smart Miniaturised Systems 을목표연구진행. MEMS/NEMS Device sensor 등을 TSV 를통한 integration 수행 유럽연합과독일작센주자금지원으로 3D integration prototyping services 수행 (300mm wafer 기반 ) 일본 NEDO 지원을통하여 Thermal Management, Chip Stacking,Ultra-wide Bus,Digital-Analog 3D Integration,Heterogeneous 3D Integration 공정등을연구 TSV-interposer 및 3D silicon capacitor 기술을적용하여 medical devices 및 multimedia device 에응용 ~ ~ 2008~ ~ 2017 Korea Evaluation Institute of Industrial Technology 073

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<BBEABEF7B5BFC7E22DA5B12E687770> 2 40) 1. 172 2. 174 2.1 174 2.2 175 2.3 D 178 3. 181 3.1 181 3.2 182 3.3 182 184 1.., D. DPC (main memory). D, CPU S, ROM,.,.. D *, (02) 570 4192, jerrypak@kisdi.re.kr 172 . D.. (Digital Signal Processor),