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정해 공
3 years ago
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1 이특수 * 김영길 ** The Implementation of High speed Memory module Interface in the Military Single Board Computer Teuc-Soo Lee* Young-Kil Kim** 요 약 군용 Single Board Computer( 이하 SBC) 에주로사용되는중앙처리장치 (Central Processing Unit) 는주로 Power PC 의계열이며 Freescale 사의 G4 계열인 74xx 프로세서가주로사용된다. 이러한 CPU 인 7447A 는 System Controller 를통하여 SBC 내의주기억장치와고속으로데이터를주고받는다. 본논문에서는위와같은 SBC 의구조에서 System Controller 와 DDR 메모리소자간 I/F 를구현함에있어 PCB 적층구조, 소자들의 Layout, 임피던스매칭과 Rugged 환경에서적용되는동작가능한 DDR 메모리를모듈로설계하여구현하였다. 또한, 군용환경에적용하기위한 SBC 의형상은주로 6U, 3U 의표준형태로설계되어져야한다. 메모리의단종을대비하여메모리를모듈화하고 System Controller 와모듈간의최적의전기적인 I/F 매칭과신호의 cross over 를고려한 Artwork 반영, 존재하는 PCB 의제한조건을고려해서시뮬레이션과설계및구현하는방안을제안한다. ABSTRACT POWER PC series are common to the Central Processing Unit for Military Single Board Computer. Among them, G4 group, which contains the 74xx series supported by Freescale manufacturer is mainly used in the Military applications. We focus on the Interface between memory and controller. PCB stacking method, component routing, impedance matching and harsh environment for Military spec are the main constraints for implementation. Also, we developed memory as a module for the consideration of Military environments. The overall type of SBC should be designed by the form of 6U VME or 3U VME. Therefore this study suggests the electrically optimum Interface matching, Artwork technology based on the signal cross over and PCB stacking method on the harsh environment. 키워드 SBC, DDR, 시스템제어기, 브이엠이 Key word SBC, DDR, System Controller, VME ** 정회원 : LIG 넥스원 ( 주 ) ( 주저자, teucsoo.lee@lignex1.com) ** 종신회원 : 아주대학교전자공학과교수 ( 교신저자 ) 접수일자 : 심사완료일자 :

2 한국해양정보통신학회논문지제 15 권제 3 호 Ⅰ. 서론카메라와그래픽처리능력을높인단말기, 고속의무선통신, 신호처리기능을기준으로점차비디오, 게임, 정보검색, 교육등에서 text에서영상으로응용분야가확장되고있는추세이다. 이는 IT기술과더불어서발전되고있으며, 범용화차원에서실시간을요구하는군사적인 Platform등에서도적용이되고있다. 예전의군용 Single Board Computer(SBC) 환경과는다르게최근의군용 Single Board Computer(SBC) 는기본적인연산능력외에다양한그래픽처리및신호처리등이적용된 Multi환경으로발전해나아가고있다. 이러한군용 Single Board Computer(SBC) 라는시스템의기술동향은점차복잡화및다양화로확대되고있는실정이다. 군용 Single Board Computer(SBC) 제품형태는기존의 Open Architecture인 VME 구조를기반으로다양한 Processor들을탑재한많은제품들이출시되고있다. 이러한 VME 구조외에운용조건에따른다양한 Form Factor들을기반으로시장은점차확대되고있다. 아울러본논문에서적용된것처럼 Single Board Computer(SBC) 의군용제품시장으로확장되도록전기적인사양과기능들을한층더배가시켰으며, 군의환경 ( 주로고온, 저온, 습도, 진동, 충격, 염수분무, 낙하등 ) 에효과적으로유지가능토록러기드설계기법이적용되고있다. 이는 SBC를구성하는주요소자들인 Processor, System controller, 메모리등의독자적인사양의발전과더불어시스템차원에서의효과적인기능배분이필수적으로되어야만가능하다. 이러한군용 Single Board Computer(SBC) 의운용요구는예전의단말기개념의 Operation에서다양한환경에서의복잡성과동시성을요구하는운용으로바뀌고있으며, 동조건하에서의 Data처리는실시간 (Real Time) 조건을요구하는적시성 (Timeliness) 또한보장되어야한다. 아무리고속연산이가능한중앙처리장치라도 Cache, System Controller, 주기억장치등과같이주변소자들의지원없이 Single Board Computer(SBC) 시스템차원에서의해당성능을모두발휘하기는불가능하기때문이다. 본논문에서다루고있는고속Data의전송로인 Bus는주어진보드면적대비다양하고많은수의소자들을가장효과적으로배열하여하며, Data의손실이없는구조로설계되고제작되어야한다. 이는전기적인터페이스를고려한 Bus동기와임피던스매칭등이우선되어야하기때문에 Bus의종류에따른물리적인특성과장 / 단점을파악하였고, 새롭게적용되는고속전송기법의규격을정리하였고실제주요설계인자인 Address, Data, Clock,,DQS 신호를시뮬레이션을통해서보완하고적용결과를반영하여군용 Single Board Computer(SBC) 에서의메모리모듈의고속I/F시의구현가능한방안을제공하였다. Ⅱ. 고속전송이론및규격 CPU와메모리의인터페이스에서 Data는양방향으로, Control과 Address는단방향으로전송되는 Bus system으로구성된다. Bus의특성 Impedance가알려져있더라도연결되는소자의수와각소자의부하특성에따라 Impedance 값이바뀔수가있다. 여러개의메모리소자를연결시킨경우에는어떤특성 Impedance를갖는 BUS라도다수의모듈의영향으로 Impedance가낮게형성이되어 Impedance Matching이힘들며이때문에반사파에의한영향으로왜곡이발생한다. 하지만현실적으로는전송선의 Impedance Matching이어려우므로 Impedance Mismatch가존재하여도파형왜곡이적은 Driver회로나인터페이스방식을선택하는것이중요하다 전송선로드라이버방식 그림 1. PUSH_PULL 구조의드라이버 Fig 1. PUSH_PULL Driver 522

3 그림1은드라이버방식중에서대표적인 Push-Pull형을나타낸것으로 L 도 H 도모두MOS에의해구동되므로종단전압VTT는전송선을단지 Precharge 하는역할을할뿐이다. 이경우 VOL은위와같은식으로주어지지만 VOH는아래와같다. VOL=VTT-IOLRTT=(RON/(RON+RTT)) VTTVOH =(RTTVDD+RONVTT)/(RON+RTT) 따라서고속전송에편리하도록자유로이 VTT를선택할수있다. 예를들어, VTT=VDD/2로한다면 Receiver( 입력Buffer) 의기준전압 VREF와공용으로사용할수도있다. 이는사용되어지는전원의수를감소시키는중요인자가되며, 전송신호의파형도 H 와 L 이 VTT를중심으로대칭스윙하도록할수가있는장점이있다. Ⅲ. DDR SDRAM 3.1. SDRAM과의비교 DDR SDRAM은 Double DataRate Synchronous DRAM 의약자이다. Double Data Rate 라는용어는주기적으로 1 에서 0 이나반대로값이변경되는클럭이나 data strobe( 이하 DQS) 신호의양쪽에지 ( 상승에지와하강에지 ) 를모두사용하는모든제품에대하여사용될수있다. DDR SDRAM은데이터신호 ( 이하 DQ) 와함께양방향으로움직이는 DQS 신호를사용하여 DDR SDRAM과메모리컨트롤러가 DQS를이용하여유효한값을가진 DQ 신호를판별할수있게한다 SSTL2 규격고속의스위칭으로 data를양방향으로수수하는다양한방법이거론되고있으며, DDR 메모리에서는 Series Stub Termination Logic(SSTL) 이라명명된것으로낮은전압, 고속의기준을기반으로만들었다. SSTL 은기존의 LVTTL signaling에서문제가되었던마더보드 ( 메모리를장착하는구조 ) 에서의 termination 처리를가능하게하였고, 신호의무결성처리등을극복하였다. 그림2는 SSTL2의구조로메모리가 stub나 connector 등이존재하는결합구조와인터페이스하는경우에특히적합하다. 그림 3. SDRAM 과 DDR SDRAM 비교 Fig 3. Comparison between SDRAM and DDR SDRAM 4bit나 8bit의 DQ 당하나의 DQS 신호가사용된다. DQS를사용하는근본적인이유는 SDRAM의 access time을줄이고 DRAM과메모리컨트롤러사이의전송지연 (propagation delay) 을줄여높은데이터전송률을실현하기위함이다. 또한, DRAM과메모리컨트롤러의입력클럭사이의 skew를무시할수있다는장점이있다. DDR SDRAM은 DQS와 DQ가병렬로이동하기때문에이러한장점을갖는것이다. 그림 2. SSTL2 구조의드라이버 Fig 2. SSTL2 Driver 3.2. 시스템콘트롤러 (MV64460) 본연구과제에서적용된 MV64460은임베디드컨트롤어플리케이션의높은퍼포먼스를위해설계된 system controller로써라우터, 웹스위치, 스토리지어플리케이션, 무선기반시설등등 PowerPC CPU를 523

한국해양정보통신학회논문지제 15 권제 3 호 기반으로한어플리케이션에최적의솔루션을제공한다. Ⅳ. 제안하는개선방안 군환경에사용되는 SBC에는여러제약조건들이있다.

군용환경적용의 3가지로분류될수있다. 군용SBC는사용환경의표준은미국방성에서정한 MIL-STD-810x 규정을따르고있다.

기구적인공간적인제약에따라각메모리소작들을 Board 앞, 뒤로배치를하게되고 3 3열로구성하였다.

4 한국해양정보통신학회논문지제 15 권제 3 호 기반으로한어플리케이션에최적의솔루션을제공한다. Ⅳ. 제안하는개선방안 군환경에사용되는 SBC에는여러제약조건들이있다. 본논문에서제시하는주요인자인 System Controller 와메모리소자간의고속스위칭시의설계를기준으로설정하였고, 이러한인자들의선행하는제약조건으로는기구적인조건, 기능의다양성과복잡성, 군용환경적용의 3가지로분류될수있다. 군용SBC는사용환경의표준은미국방성에서정한 MIL-STD-810x 규정을따르고있다. 군적용위한 DIMM 형태의주기억장치는사용불가하여모든메모리소자들을그림4처럼 On Board 형태로적층하여실장하였다. 기구적인공간적인제약에따라각메모리소작들을 Board 앞, 뒤로배치를하게되고 3 3열로구성하였다. 즉한면에 8Bit ECC를포함하여 9개의소자를실장하고이것을다시 TOP, BOTTOM SIDE로하여총 18EA 메모리를실장하여총 1GB 용량으로구현하였다. 그림 층의적층구조 Fig Stacks for PCB 표 1. 레이어별임피던스예측 Table 1. Impedance of layer 그림 4. 메모리구조 Fig 4. Memory Structure 그림5는메모리모듈이장착되는전체PCB의 18층적층구조로 9층을기준한 2모듈을압축시켰다. 524

4.2 클럭신호 Clock 신호의 Serial Resistor Value 변경을통하여도성능을개선하였으며두차동

4.1 어드레스신호신호의강도가 Receiver 상단부분약하게측정이되고길이가표준길이보다많이길게되어권장하는

Clock Simulation M_DCAL 신호의강도를조절하는저항의값을변경하여 DDR Controller

5 4.2 클럭신호 Clock 신호의 Serial Resistor Value 변경을통하여도성능을개선하였으며두차동 Clock 신호모두에적용하였다. 권장 : 20Ω 적용 : 100 Ω 그림 6. Art Work 구현 Fig 6. Implementation of Art Work Ⅴ. 시뮬레이션및결과분석본연구에서사용된시뮬레이션 S/W는 Mentor Graphics 사의 Hyper Lynx을사용하였다. 4.1 어드레스신호신호의강도가 Receiver 상단부분약하게측정이되고길이가표준길이보다많이길게되어권장하는 Capacitor를제거하여성능개선을하였다. 4.3 데이터신호 그림 8. 클럭시뮬레이션 Fig 8. Clock Simulation M_DCAL 신호의강도를조절하는저항의값을변경하여 DDR Controller 보내는신호의강도를세게하여성능개선을하였다. 권장 : 22Ω 적용 : 0 Ω 그림 7. Address 시뮬레이션 Fig 7. Address Simulation 그림 9. 데이터시뮬레이션 Fig 9. Data Simulation 525

한국해양정보통신학회논문지제 15 권제 3 호 4.4 DQS 신호 M_DCAL 신호의강도를조절하는저항의값을변경하여 DDR Controller 보내는신호의강도를세게하여성능개선을하였다. 권장 : 22Ω 적용 : 0 Ω 그림 10. 데이터스트로브시뮬레이션 Fig 10. DQS Simulation 4.

결론 CPU와메모리및주변소자의동작자체는고속으로발전하고있으며, 이를전체로하는시스템의발전은 CPU-Memory BUS Interface, 즉 CPU와 Memory의고속통신이전제가되어야한다.

6 한국해양정보통신학회논문지제 15 권제 3 호 4.4 DQS 신호 M_DCAL 신호의강도를조절하는저항의값을변경하여 DDR Controller 보내는신호의강도를세게하여성능개선을하였다. 권장 : 22Ω 적용 : 0 Ω 그림 10. 데이터스트로브시뮬레이션 Fig 10. DQS Simulation 4.5 소결론 약 90% 이상의신호의안정성을향상하였고, 단위 SBC의제작과정에서다양한시뮬레이션과제작결과의반영을통해서 Artwork비용약 1,000만원 /1회, PCB제작비용 600만원 /1회정도절감가능하였으며, 유사연구개발에도적용가능할것으로판단한다. Ⅵ. 결론 CPU와메모리및주변소자의동작자체는고속으로발전하고있으며, 이를전체로하는시스템의발전은 CPU-Memory BUS Interface, 즉 CPU와 Memory의고속통신이전제가되어야한다. 이러한시스템전체를응용하고설계하는과정에서의 CPU-Memory BUS Interface 의고속화조건을전송선이라는물리적인기본부터출발을하였으며, 그의종류부터고속스위칭시의제한조건을분석해서전압이나전류의크기조절및 Impedance Matching등을시뮬레이션및제작후의설계값변경등을통해서일부파라미터들을최적화하는방안을제안하였다. 신호전송기법은 Data를전송선을통해서안정적으로소자간의전달하는것을말한다. 이는제일먼저 Noise에대한둔감설계와신호의안정화및신뢰가필요한것이다. 이는시스템의구성에서성능과비용을항상같이고려해야하는조건이되는것이다. 실제최근의군운용환경또한비용변수가제일중요한인자로거론되고있는실정으로군의특화된 Rugged 환경도만족해야하는 2중의설계제약조건이되고있다. 군운용환경은실제상용에서적용중인 DDR 메모리표준에서정의해놓은방법대로디자인을할수없기때문에메모리모듈을별도로설계하여 On _board화하는것도주요관심사이기도하였다. 본논문에서는 System Controller와 DDR 메모리소자간에 I/F를구현과정에서고려될사항과발생예상되는문제점에대한해결방안을제시하였다. 보드의전체적층은 18층으로구현하였고, 이는대부분의소자들이 Ball Grid Array(BGA) 형태로제한된보드영역내에서 VIA를통해서연결하는회로구성이기때문이다. 실제본논문에서제시된여러방법들로구현된군용 SBC는차기보병장갑차용지휘통제컴퓨터나차기전차용의운용통제컴퓨터및 수리온 으로명명된차기헬기용임무컴퓨터용으로사용되어지고있다. 이러한고속의신호전송기법을적용한 CPU-Memory BUS Interface 기법은다른유사한분야에도적용가능할것으로판단한다. 526

참고문헌 [ 1 ] American National Standard lv VME64, ANSI/ VITA1-1994, [ 2 ] American National Standard for VME64 Extensions, ANSI,/VITA1.

1-2001 [ 5 ] Double Data Rate (DDR) SDRAM Specification, JESD73E [ 6 ] Department of Defense Test Method Standard for Environmental Engineering Considerations and Laboratory Tests Amsc, Mil-Std-810F

7 참고문헌 [ 1 ] American National Standard lv VME64, ANSI/ VITA1-1994, [ 2 ] American National Standard for VME64 Extensions, ANSI,/VITA [ 3 ] VME64 Extensions for Physics and Other Applications, ANSI/VITA23-199x [ 4 ] IEEE Standard Physical and Environmental Layers for PCI Mezzanine Cards, IEEE Std [ 5 ] Double Data Rate (DDR) SDRAM Specification, JESD73E [ 6 ] Department of Defense Test Method Standard for Environmental Engineering Considerations and Laboratory Tests Amsc, Mil-Std-810F [ 7 ] 유회준저, 고성능DRAM [ 8 ] [ 9 ] [10] 이특수 (Teuc-Soo Lee) 연세대학교전기공학과공학사 아주대학교전자공학과공학석사 1992 현재. LIG넥스원 ( 주 ) 수석연구원 관심분야 : 마이크로프로세서응용설계, Digital I/O 설계, Embedded System 김영길 (Young-Kil Kim) 고려대학교전자공학과공학사 한국과학원산업전자공학과공학석사 ENST(France) 공학박사 현재. 아주대학교전자공학과교수 관심분야 : 마이크로파공학, 의료공학, Embedded System 527

팬도캐드소개

팬도캐드소개 제목 : 4 층 50Ω, 55Ω, 90Ω Diff,100Ω Diff (1.46T) PCB 재질 : FR4( Er = 4.4 ) 외층 / 내층 : 1 Oz PCB 두께 : 1.46T ±10% CCL= 1.2T C 1/1 L3 0.08mm 0.08mm 0.09mm 0.09mm 0.26mm 0.26mm 프리프레그 (PrePreg) : 1080 0.06 mm, 2116