(72) 발명자 이병근 광주 북구 첨단과기로 123, E-201 (오룡동, 광주과 학기술원) 쉐리 아흐매드 무킴 광주 북구 첨단과기로 123, E-506 (오룡동, 광주과 학기술원) 최형욱 광주 북구 첨단과기로 123, 5214호 (오룡동, 광주 과학기술원 대학원생활관

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영민 경
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1 (19) 대한민국특허청(KR) (12) 공개특허공보(A) (11) 공개번호 (43) 공개일자 2015년04월06일 (51) 국제특허분류(Int. Cl.) G06N 3/02 ( ) (21) 출원번호 (22) 출원일자 2013년09월26일 심사청구일자 없음 전체 청구항 수 : 총 20 항 (71) 출원인 삼성전자주식회사 경기도 수원시 영통구 삼성로 129 (매탄동) 광주과학기술원 광주광역시 북구 첨단과기로 123 (오룡동) (72) 발명자 김영배 서울 서초구 서초중앙로 200, 5동 109호 (서초동, 삼풍아파트) 전문구 광주 북구 첨단과기로 123, A-101 (오룡동, 광주 과학기술원) (뒷면에 계속) (74) 대리인 리앤목특허법인 (54) 발명의 명칭 뉴런 회로들을 연결하는 시냅스 회로, 뉴로모픽 회로를 구성하는 단위 셀 및 뉴로모픽 회로 (57) 요 약 대칭성 향상을 위하여 두 개의 멤리스터(memristor)를 이용하여 뉴런 회로들을 연결하는 시냅스 회로, 이를 이용 하는 뉴로모픽 회로를 구성하는 단위 셀 및 뉴로모픽 회로를 개시한다. 대 표 도 - 도1-1 -

2 (72) 발명자 이병근 광주 북구 첨단과기로 123, E-201 (오룡동, 광주과 학기술원) 쉐리 아흐매드 무킴 광주 북구 첨단과기로 123, E-506 (오룡동, 광주과 학기술원) 최형욱 광주 북구 첨단과기로 123, 5214호 (오룡동, 광주 과학기술원 대학원생활관) - 2 -

3 명 세 서 청구범위 청구항 1 뉴런 회로들(neuron circuits)을 연결하는 시냅스 회로에 있어서, 프리 시냅틱 뉴런 회로와 연결된 제 1 멤리스터; 상기 프리 시냅틱 뉴런 회로와 연결된 제 2 멤리스터; 및 상기 제 1 멤리스터와 상기 제 2 멤리스터로부터 출력된 신호의 합을 포스트 시냅틱 뉴런 회로에 출력하는 합산 기; 를 포함하는 시냅스 회로. 청구항 2 제 1 항에 있어서, 상기 제 1 멤리스터와 상기 제 2 멤리스터는 병렬 구조로 연결된 시냅스 회로. 청구항 3 제 2 항에 있어서, 상기 제 1 멤리스터와 상기 제 2 멤리스터는 동일한 극성 방향으로 연결된 시냅스 회로. 청구항 4 제 1 항에 있어서, 상기 제 1 멤리스터 및 상기 제 2 멤리스터의 컨덕턴스에 따라 상기 프리 시냅틱 뉴런 회로와 상기 포스트 시냅 틱 뉴런 회로의 연결 강도(connection strength)가 달라지는 시냅스 회로. 청구항 5 제 1 항에 있어서, 제 1 멤리스터는 Long Term Potentiation(LTP)을 수행하고, 제 2 멤리스터는 Long Term Depression(LTD)를 수 행하는 시냅스 회로. 청구항 6 제 5 항에 있어서, 상기 프리 시냅틱 뉴런 회로와 상기 포스트 시냅틱 뉴런 회로의 연결 강도를 강화(potentiation)하기 위해 제 1 멤리스터의 컨덕턴스를 증가시키고, 제 2 멤리스터의 컨덕턴스는 유지하는 시냅스 회로. 청구항 7 제 5 항에 있어서, 상기 프리 시냅틱 뉴런 회로와 상기 포스트 시냅틱 뉴런 회로의 연결 강도를 약화(depression)시키기 위해 제 1 멤리스터의 컨덕턴스는 유지하고, 제 2 멤리스터의 컨덕턴스는 증가시키는 시냅스 회로. 청구항 8 뉴로모픽 회로(neuromorphic circuit)를 구성하는 단위 셀(unit cell)에 있어서, 프리 시냅틱 뉴런 회로; - 3 -

4 포스트 시냅틱 뉴런 회로; 및 상기 프리 시냅틱 뉴런 회로와 상기 포스트 시냅틱 뉴런 회로를 연결하는 시냅스 회로; 를 포함하고, 상기 시냅스 회로는 상기 프리 시냅틱 뉴런 회로에 연결된 두 개의 멤리스터들로부터 출력된 신호의 합을 상기 포스트 시냅틱 뉴런 회로에 출력하는 단위 셀. 청구항 9 제 8 항에 있어서, 상기 두 개의 멤리스터들은 병렬 구조로 연결된 단위 셀. 청구항 10 제 9 항에 있어서, 상기 두 개의 멤리스터들은 동일한 극성 방향으로 연결된 단위 셀. 청구항 11 제 8 항에 있어서, 상기 두 개의 멤리스터들의 컨덕턴스에 따라 상기 프리 시냅틱 뉴런 회로와 상기 포스트 시냅틱 뉴런 회로의 연 결 강도가 달라지는 단위 셀. 청구항 12 제 8 항에 있어서, 상기 두 개의 멤리스터들 중에서 어느 하나는 Long Term Potentiation(LTP)을 수행하고, 나머지 하나는 Long Term Depression(LTD)를 수행하는 단위 셀. 청구항 13 제 12 항에 있어서, 상기 프리 시냅틱 뉴런 회로와 상기 포스트 시냅틱 뉴런 회로의 연결 강도를 강화하기 위해 상기 LTP를 수행하 는 멤리스터의 컨덕턴스를 증가시키고, 상기 LTD를 수행하는 멤리스터의 컨덕턴스는 유지하는 단위 셀. 청구항 14 제 12 항에 있어서, 상기 프리 시냅틱 뉴런 회로와 상기 포스트 시냅틱 뉴런 회로의 연결 강도를 약화시키기 위해 상기 LTP를 수행 하는 멤리스터의 컨덕턴스는 유지하고, 상기 LTD를 수행하는 멤리스터의 컨덕턴스는 증가시키는 단위 셀. 청구항 15 복수 개의 프리 시냅틱 뉴런 회로들; 복수 개의 포스트 시냅틱 뉴런 회로들; 및 두 개의 멤리스터들을 포함하고, 상기 두 개의 멤리스터들의 출력된 신호의 합을 출력하며, 격자 구조에 따라 배치된 복수 개의 시냅스 회로들; 을 포함하고, 상기 격자 구조의 동일한 행에 위치한 시냅스 회로들은 상기 복수 개의 프리 시냅틱 뉴런 회로들 중 어느 하나 의 프리 시냅틱 뉴런 회로에 동일하게 연결되고, 상기 격자 구조의 동일한 열에 위치한 시냅스 회로들은 상기 복수 개의 포스트 시냅틱 뉴런 회로들 중 어느 하나의 포스트 시냅틱 뉴런 회로에 동일하게 연결되는 뉴로모픽 회로

5 청구항 16 제 15 항에 있어서, 상기 프리 시냅틱 뉴런 회로들에서 발화된, 서로 다른 위상을 가지는 스파이크 신호들은 상기 시냅스 회로들의 동작 주기의 서로 다른 구간에서 각각의 시냅스 회로에 입력되는 뉴로모픽 회로. 청구항 17 제 15 항에 있어서, 상기 복수 개의 시냅스 회로들 각각에 포함된, 상기 두 개의 멤리스터들은 병렬 구조로 연결된 뉴로모픽 회로. 청구항 18 제 15 항에 있어서, 상기 복수 개의 시냅스 회로들 각각에 의해 연결되는 상기 어느 하나의 프리 시냅틱 뉴런 회로와 상기 어느 하 나의 포스트 시냅틱 뉴런 회로의 연결 강도는 상기 복수 개의 시냅스 회로들 각각에 포함된, 상기 두 개의 멤리 스터들의 컨덕턴스에 따라 달라지는 뉴로모픽 회로. 청구항 19 제 18 항에 있어서, 상기 연결 강도를 강화하기 위해 상기 두 개의 멤리스터들 중에서 Long Term Potentiation(LTP)을 수행하는 멤 리스터의 컨덕턴스를 증가시키고, Long Term Depression(LTD)를 수행하는 나머지 멤리스터의 컨덕턴스를 유지하 는 뉴로모픽 회로. 청구항 20 제 18 항에 있어서, 상기 연결 강도를 약화시키기 위해 상기 두 개의 멤리스터들 중에서 Long Term Potentiation(LTP)을 수행하는 멤리스터의 컨덕턴스를 유지하고, Long Term Depression(LTD)를 수행하는 나머지 멤리스터의 컨덕턴스를 증가시 키는 뉴로모픽 회로. 발명의 설명 [0001] 기 술 분 야 뉴런 회로들을 연결하는 시냅스 회로, 이를 이용하는 뉴로모픽 회로를 구성하는 단위 셀 및 뉴로모픽 회로에 관 한 것이다. [0002] 배 경 기 술 인간의 신경계를 닮은 뉴로모픽 회로((neuromorphic circuit))에 관한 관심이 증대되고 있다. 인간의 신경계에 존재하는 뉴런(neuron)과 시냅스(synapse)에 각각 대응되는, 뉴런 회로와 시냅스 회로를 설계하여, 뉴로모픽 회 로를 구현하고자 하는 연구가 있어 왔다. 이와 같은 뉴로모픽 회로는 데이터 분류 또는 패턴 인식과 같은 분야 에서 활용될 수 있다. 발명의 내용 [0003] 해결하려는 과제 대칭성 향상을 위하여 두 개의 멤리스터(memristor)를 이용하여 뉴런 회로들을 연결하는 시냅스 회로, 이를 이 용하는 뉴로모픽 회로를 구성하는 단위 셀 및 뉴로모픽 회로를 제공하는 것이다. 본 실시예가 이루고자 하는 기 술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 이하의 실시예들로부터 또 다른 기술적 과제 들이 유추될 수 있다

6 [0004] [0005] [0006] 과제의 해결 수단 본 발명의 일 측면에 따른 뉴런 회로들(neuron circuits)을 연결하는 시냅스 회로는, 프리 시냅틱 뉴런 회로와 연결된 제 1 멤리스터, 상기 프리 시냅틱 뉴런 회로와 연결된 제 2 멤리스터, 및 상기 제 1 멤리스터와 상기 제 2 멤리스터로부터 출력된 신호의 합을 포스트 시냅틱 뉴런 회로에 출력하는 합산기를 포함한다. 본 발명의 다른 측면에 따른 뉴로모픽 회로(neuromorphic circuit)를 구성하는 단위 셀(unit cell)은, 프리 시 냅틱 뉴런 회로, 포스트 시냅틱 뉴런 회로, 및 상기 프리 시냅틱 뉴런 회로와 상기 포스트 시냅틱 뉴런 회로를 연결하는 시냅스 회로를 포함하고, 상기 시냅스 회로는 상기 프리 시냅틱 뉴런 회로에 연결된 두 개의 멤리스터 들로부터 출력된 신호의 합을 상기 포스트 시냅틱 뉴런 회로에 출력한다. 본 발명의 또 다른 측면에 따른 뉴로모픽 회로는, 복수 개의 프리 시냅틱 뉴런 회로들, 복수 개의 포스트 시냅 틱 뉴런 회로들, 및 두 개의 멤리스터들을 포함하고, 상기 두 개의 멤리스터들의 출력된 신호의 합을 출력하며, 격자 구조에 따라 배치된 복수 개의 시냅스 회로들을 포함하고, 상기 격자 구조의 동일한 행에 위치한 시냅스 회로들은 상기 복수 개의 프리 시냅틱 뉴런 회로들 중 어느 하나의 프리 시냅틱 뉴런 회로에 동일하게 연결되고, 상기 격자 구조의 동일한 열에 위치한 시냅스 회로들은 상기 복수 개의 포스트 시냅틱 뉴런 회로들 중 어느 하나의 포스트 시냅틱 뉴런 회로에 동일하게 연결된다. [0007] 발명의 효과 뉴런 회로들을 연결하는 시냅스 회로의 대칭성을 향상시킬 수 있고, 이에 따라 뉴로모픽 회로의 개선된 하드웨 어 구현이 가능하다. [0008] 도면의 간단한 설명 도 1은 본 발명의 일 실시예에 따른 뉴로모픽 회로를 설명하기 위한 도면이다. 도 2는 본 발명의 일 실시예에 따른 뉴로모픽 회로를 구성하는 단위 셀을 도시한 블록도이다. 도 3은 본 발명의 일 실시예에 따른 뉴런 회로들을 연결하는 시냅스 회로를 설명하기 위한 상세 블록도이다. 도 4a 및 도 4b는 본 발명의 일 실시예에 따른 뉴로모픽 회로의 읽기 주기(read cycle)을 설명하기 위한 도면이 다. 도 5는 스파이킹 입력(spiking input)과 비스파이킹 입력(Non-spiking input)을 설명하기 위한 도면이다. 도 6a 및 도 6b는 본 발명의 일 실시예에 따른 뉴로모픽 회로의 쓰기 주기(write cycle)을 설명하기 위한 도면 이다. 도 7a 및 도 7b는 본 발명의 일 실시예에 따른 뉴로모픽 회로의 수면 주기(sleep cycle)을 설명하기 위한 도면 이다. [0009] [0010] [0011] [0012] 발명을 실시하기 위한 구체적인 내용 이하 첨부된 도면을 참조하면서 본 발명을 한정하지 아니하고 오로지 예시를 위한 실시예에 의해 본 발명을 상 세히 설명하기로 한다. 본 발명의 하기 실시예는 본 발명을 구체화하기 위한 것일 뿐 본 발명의 권리 범위를 제 한하거나 한정하는 것이 아님은 물론이다. 본 발명의 상세한 설명 및 실시예로부터 본 발명이 속하는 기술분야 의 전문가가 용이하게 유추할 수 있는 것은 본 발명의 권리범위에 속하는 것으로 해석된다. 본 명세서에서 사용되는 '구성된다' 또는 '포함한다' 등의 용어는 명세서 상에 기재된 여러 구성 요소들, 도는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들 은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한 다. 또한, 본 명세서에서 사용되는 '제 1' 또는 '제 2' 등과 같이 서수를 포함하는 용어는 다양한 구성 요소들을 설 명하는데 사용할 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하 나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 본 실시예들은 뉴런 회로들을 연결하는 시냅스 회로, 이를 이용하는 뉴로모픽 회로를 구성하는 단위 셀 및 뉴로 모픽 회로에 관한 것으로서 이하의 실시예들이 속하는 기술 분야에서 통상의 지식을 가진 자에게 널리 알려져 - 6 -

7 있는 사항들에 관해서는 자세한 설명을 생략한다. [0013] [0014] [0015] [0016] [0017] [0018] [0019] [0020] [0021] [0022] [0023] [0024] 도 1은 본 발명의 일 실시예에 따른 뉴로모픽 회로를 설명하기 위한 도면이다. 도 1을 참조하면, 뉴로모픽 회로(10)는 복수 개의 프리 시냅틱 뉴런(pre-synaptic neuron) 회로들, 복수 개의 포스트 시냅틱 뉴런(post-synaptic neuron) 회로들, 및 복수 개의 시냅스(synapse) 회로들을 포함함을 알 수 있 다. 도 1에는 N개의 프리 시냅틱 뉴런 회로들과 M개의 포스트 시냅틱 뉴런 회로들을 포함하는 N X M의 매트릭스 (matrix) 구조의 뉴로모픽 회로(10)가 도시되어 있다. 복수 개의 시냅스 회로들은 멤리스터들을 포함하고 있으며, 하나의 시냅스 회로(200)는 두 개의 멤리스터 즉, 멤리스터 한 쌍(20)을 포함하는 구조를 가질 수 있다. 복수 개의 시냅스 회로들 각각에 포함된, 두 개의 멤리스 터들은 병렬 구조로 연결될 수 있다. 한편, 복수 개의 시냅스 회로들은 격자 구조 또는 매트릭스 구조에 따라 배치될 수 있다. 격자 구조 또는 매트 릭스 구조에서, 같은 행에 위치하는 시냅스 회로들의 어느 일단은 복수 개의 프리 시냅틱 뉴런 회로들 중 어느 하나의 프리 시냅틱 뉴런 회로(100)에 함께 연결될 수 있다. 또한, 격자 구조 또는 매트릭스 구조에서, 같은 열 에 위치하는 시냅스 회로들의 다른 일단은 복수 개의 포스트 시냅틱 뉴런 회로들 중 어느 하나의 포스트 시냅틱 뉴런 회로(300)에 함께 연결될 수 있다. 다시 말해, 동일한 행에 위치한 시냅스 회로들은 복수 개의 프리 시냅 틱 뉴런 회로들 중 어느 하나의 프리 시냅틱 뉴런 회로에 동일하게 연결되고, 격자 구조의 동일한 열에 위치한 시냅스 회로들은 복수 개의 포스트 시냅틱 뉴런 회로들 중 어느 하나의 포스트 시냅틱 뉴런 회로에 동일하게 연 결될 수 있다. 복수 개의 시냅스 회로들 중 어느 하나의 시냅스 회로(200)는 복수 개의 프리 시냅틱 뉴런 회로들 중 어느 하나 의 프리 시냅틱 뉴런 회로(100)와 복수 개의 포스트 시냅틱 뉴런 회로들 중 어느 하나의 포스트 시냅틱 뉴런 회로(300)를 연결할 수 있다. 이하, 도 2 및 도 3을 참조하여, 뉴로모픽 회로를 구성하는 단위 셀에 대하여 상 세히 살펴본다. 도 2는 본 발명의 일 실시예에 따른 뉴로모픽 회로를 구성하는 단위 셀을 도시한 블록도이다. 도 2에 도시된 구 성요소들 외에 다른 범용적인 구성요소들이 더 포함될 수 있음을 본 발명과 관련된 기술 분야에서 통상의 지식 을 가진 자라면 이해할 수 있다. 도 2를 참조하면, 프리 시냅틱 뉴런 회로(100)와 포스트 시냅틱 뉴런 회로(300) 사이에 이들을 연결하는 시냅스 회로(200)가 있다. 프리 시냅틱 뉴런 회로(100), 시냅스 회로(200), 및 포스트 시냅틱 뉴런 회로(300)는 뉴로모 픽 회로(10)를 구성하는 단위 셀이 될 수 있다. 시냅스 회로(200)는 프리 시냅틱 뉴런 회로(100)에 연결된 두 개의 멤리스터들로부터 출력된 신호의 합을 포스트 시냅틱 뉴런 회로(300)에 출력하는 구조를 가질 수 있다. 이 하, 도 3을 참조하여, 시냅스 회로(200)에 대하여 상세히 설명한다. 도 3은 본 발명의 일 실시예에 따른 뉴런 회로들을 연결하는 시냅스 회로를 설명하기 위한 상세 블록도이다. 도 3에 도시된 구성요소들 외에 다른 범용적인 구성요소들이 더 포함될 수 있음을 본 발명과 관련된 기술 분야에서 통상의 지식을 가진 자라면 이해할 수 있다. 도 3을 참조하면, 시냅스 회로(200)는 제 1 멤리스터(210), 제 2 멤리스터(220), 합산기(230)을 포함할 수 있다. 시냅스 회로(200)는 프리 시냅틱 뉴런 회로(100)에 어느 일단이 연결된 제 1 멤리스터(210)와 제 2 멤리스터 (220), 그리고 제 1 멤리스터와 제 2 멤리스터의 다른 일단에 연결된 합산기(230)를 포함할 수 있다. 시냅스 회 로(200)는 두 뉴런 회로들을 연결하는 인터페이스 장치라고 볼 수 있다. 제 1 멤리스터(210)와 제 2 멤리스터(220) 각각의 일단은 프리 시냅틱 뉴런 회로(100)로부터 입력을 받고, 제 1 멤리스터(210)와 제 2 멤리스터(220) 각각의 다른 일단은 합산기(230)에 출력을 수행할 수 있다. 합산기(230)는 제 1 멤리스터(210)와 제 2 멤리스터(220)로부터의 입력에 기초하여, 입력된 신호들의 합을 포스트 시냅틱 뉴런 회로(300)에 출력할 수 있다. 제 1 멤리스터(210)와 제 2 멤리스터(220)는 프리 시냅틱 뉴런 회로(100)와 포스트 시냅틱 뉴런 회로(200) 사이 에 존재하며 병렬 구조로 서로 연결될 수 있다. 이때, 제 1 멤리스터(210)와 제 2 멤리스터(220)는 동일한 극성 방향으로 연결될 수 있다. 제 1 멤리스터(210)와 제 2 멤리스터(220) 각각은 비대칭적인 동작 특성을 갖는 소자 이나, 한 쌍을 시냅스 회로(200)에 포함시킴으로써 시냅스 회로(200)의 대칭성을 향상 시킬 수 있다

8 [0025] [0026] [0027] [0028] [0029] [0030] [0031] 합산기(230)는 제 1 멤리스터(210)와 제 2 멤리스터(220)의 출력을 입력으로 받아, 입력된 신호들의 합을 계산 할 수 있다. 이를 위하여, 합산기(230)는 적어도 하나의 가산기를 포함할 수 있다. 예를 들어, 합산기(230)는 제 1 멤리스터(210)의 출력과 부호가 반전된 제 2 멤리스터(220)의 출력을 합산할 수 있다. 이때, 제 1 멤리스 터(210)와 제 2 멤리스터(220)의 출력이 가질 수 있는 값이 0부터 1까지의 범위 내의 값일 때, 합산기(230)의 출력은 -1부터 1까지의 범위 내의 값을 가질 수 있게 된다. 제 1 멤리스터(210)와 제 2 멤리스터(220)는 뉴런 회로의 상태를 변화시킴에 있어서, 서로 반대의 역할을 할 수 있다. 예를 들어, 제 1 멤리스터(210)가 Long Term Potentiation(이하, LTP)의 역할을 수행하고, 제 2 멤리스 터(220)가 Long Term Depression(이하, LTD)의 역할을 수행할 수 있다. 이때, 두 개의 멤리스터들을 포함하는 하나의 시냅스 회로(200)로 정상적으로 동작하기 위해서는, 읽기 주기(Read cycle)와 쓰기 주기(write cycle)가 필요하다. 이하, 이와 관련된 설명을 도면을 참조하여 설명한다. 도 4a 및 도 4b는 본 발명의 일 실시예에 따른 뉴로모픽 회로의 읽기 주기(read cycle)을 설명하기 위한 도면이 다. 도 4a 및 도 4b를 참조하면, 뉴로모픽 회로(10)는 복수 개의 프리 시냅틱 뉴런 회로들, 복수 개의 시냅스 회로 들, 및 복수 개의 포스트 뉴런 회로들이 와이어를 통하여 서로 연결되어 있다. 도 4a 및 도 4b에는 4개의 프리 시냅틱 뉴런 회로들과 2개의 포스트 시냅틱 뉴런 회로들이 서로 연결되어 있는 4 X 2 매트릭스 구조의 뉴로모픽 회로(10)를 나타내고 있다. 특히, 하나의 프리 시냅틱 뉴런 회로(100)와 하나의 포스트 시냅틱 뉴런 회로 사이 (300)에는 두 개의 멤리스터(210, 220)가 연결되어 있는 구조임을 알 수 있다. 도 4a 및 도 4b에 도시된 바와 같이, 시냅스 회로(200)는 필요에 따라 버퍼(240)를 구비할 수 있다. 도 4a 및 도 4b에서 0과 1은 프리 시냅틱 뉴런 회로(100)에서 출력되는 입력 데이터를 의미한다. 또한, 프리 시 냅틱 뉴런 회로(100)는 서로 다른 위상을 가지는 스파이크 신호들을 생성한다. 프리 시냅틱 뉴런 회로(100)는 스파이크 신호에 따라 입력 데이터를 포스트 시냅틱 뉴런 회로(300)로 전달한다. 이하, 도 5에서 스파이크 신호 에 대하여 살펴본다. 도 5는 스파이킹 입력(spiking input)과 비스파이킹 입력(Non-spiking input)을 설명하기 위한 도면이다. 스파이크 신호는 프리 시냅틱 뉴런 회로(100) 또는 포스트 시냅틱 뉴런 회로(300)에서 생성될 수 있다. 스파이 크 신호는 소정의 주기에 따라 발화(firing)될 수 있다. 스파이크 신호가 발화되는 소정의 주기는 서로 다른 위 상을 가지는 복수 개의 구간으로 나눌 수 있다. 도 5를 참조하면, 하나의 주기에 의 위상을 가지는 구간과 의 위상을 가지는 구간이 존재함을 알 수 있다. [0032] 스파이킹 입력은 소정의 주기를 서로 다른 위상을 가지는 두 개의 구간으로 나눈 경우, 선행 구간에서 펄스가 발생하는 경우를 의미한다. 의 위상을 가지는 [0033] 반대로, 비스파이킹 입력은 소정의 주기를 서로 다른 위상을 가지는 두 개의 구간으로 나눈 경우, 상을 가지는 후행 구간에서 펄스가 발생하는 경우를 의미한다. 의 위 [0034] 따라서, 한 주기 내에서 서로 다른 위상을 가지는 스파이크 신호를 발화할 수 있다. 즉, 의 위상을 가지는 선행 구간에서 스파이킹 입력에 따른 펄스를 포스트 시냅틱 뉴런 회로(300)에 전달하고, 는 후행 구간에서 비스파이킹 입력에 따른 펄스를 포스트 시냅틱 뉴런 회로(300)에 전달할 수 있다. 의 위상을 가지 - 8 -

9 [0035] 다시, 도 4a 및 도 4b를 참조하면, 도 4a는 소정의 한 주기에서, 의 위상을 가지는 선행 구간에서 스파이 킹 입력에 따른 펄스에 의한 시냅스 회로(200)들의 동작을 나타내고 있다. 도 4b는 소정의 한 주기에서, 의 위상을 가지는 후행 구간에서 비스파이킹 입력에 따른 펄스에 의한 시냅스 회로(200)들의 동작을 나타내고 있다. [0036] [0037] [0038] [0039] [0040] [0041] [0042] 제 1 멤리스터(210)는 LTP 역할을 수행하는 소자가 되고, 제 2 멤리스터(220)는 LTD 역할을 수행하는 소자가 될 수 있다. 이와 같은 제 1 멤리스터(210)와 제 2 멤리스터(220)로부터 출력되는 전류들에 기초하여, 포스트 시냅 틱 뉴런 회로(300)에 전달되는 합산기(230)의 출력이 결정될 수 있다. 도 6a 및 도 6b는 본 발명의 일 실시예에 따른 뉴로모픽 회로의 쓰기 주기(write cycle)을 설명하기 위한 도면 이다. 도 6a 및 도 6b를 참조하면, 뉴로모픽 회로(10) 내의 모든 멤리스터들은 소정의 임계치 전압이 있다. 멤리스터 들에 소정의 임계치 전압보다 작은 전압이 인가되는 경우, 멤리스터의 컨덕턴스는 변하지 않는다. 반대로, 멤리 스터들에 소정의 임계치 전압보다 큰 전압이 인가되는 경우, 멤리스터들의 컨덕턴스는 변할 수 있다 한편, 멤리스터의 컨덕턴스의 변화를 이용하면 프리 시냅틱 뉴런 회로(100)와 포스트 시냅틱 뉴런 회로(300)의 연결 강도(connection strength)를 변화시킬 수 있다. 즉, 시냅스 회로(200)는 멤리스터의 컨덕턴스를 가변시켜 연결 강도를 변화시킬 수 있다. 두 개의 멤리스터(210, 220)를 포함하는 시냅스 회로(200)에서 프리 시냅틱 뉴런 회로(100)와 포스트 시냅틱 뉴 런 회로(300)의 연결 강도(connection strength)를 강화시킬 때는 LTP 역할을 하는 소자에 대응되는 제 1 멤리 스터(210)의 컨덕턴스를 증가시키고, LTD 역할을 하는 소자에 대응되는 제 2 멤리스터(220)의 컨덕턴스를 그대 로 유지함으로써 구현할 수 있다. 반대로, 두 개의 멤리스터(210, 220)를 포함하는 시냅스 회로(200)에서 프리 시냅틱 뉴런 회로(100)와 포스트 시냅틱 뉴런 회로(300)의 연결 강도(connection strength)를 약화시킬 때는 LTP 역할을 하는 소자에 대응되는 제 1 멤리스터(210)의 컨덕턴스를 그대로 유지하고, LTD 역할을 하는 소자에 대응되는 제 2 멤리스터(220)를 저 저항(Low-resistance) 상태로 변화시켜 구현할 수 있다. 본 발명의 일 실시예에 따른 뉴로모픽 회로의 쓰기 주기(write cycle)는 도 4a 및 도 4b의 서로 다른 위상의 두 구간을 가지는 읽기 주기(read cycle)와 비슷한 방식으로 실행된다. 그러나, 멤리스터의 출력 단자 쪽에 백-스 파이크 신호를 입력함으로써, 멤리스터의 컨덕턴스를 변화시킬 수 있다. [0043] 도 6a를 참조하면, 시냅스 회로(200)에서 뉴런 회로들 간의 연결 강도를 강화하는 것은 소정의 주기에서 의 위상을 가지는 선행 구간에서 이루어지고, 도 6b를 참조하면, 뉴런 회로들 간의 연결 강도를 약화시키는 것 은 소정의 주기에서 의 위상을 가지는 후행 구간에서 이루어짐을 알 수 있다. [0044] 도 6a를 참조하면, 소정의 주기에서 의 위상을 가지는 선행 구간에서 프리 시냅틱 뉴런 회로(100)와 포스 트 시냅틱 뉴런 회로(300) 사이의 연결 강도를 강화하는 경우를 나타내고 있다. LTP 역할을 하는 소자에 대응되 는 제 1 멤리스터(210)의 양쪽 단자에 반대되는 부호를 갖는 펄스들을 인가함으로써 제 1 멤리스터(210)가 갖는 소정의 임계치 전압을 초과하도록 할 수 있다. 이에 따라 제 1 멤리스터(210) 한쪽 끝에 큰 전압 강하가 야기되 므로 제 1 멤리스터의 컨덕턴스가 증가하게 된다. 도 6a를 보면, 의 위상을 가지는 선행 구간에서 스파이 - 9 -

10 크 신호는 음의 값을 인가하지만, 도 6a의 좌측 하단을 보면, 백-스파이크 신호는 반대 부호인 양의 값을 인가 함을 알 수 있다. 반면에, LTD 역할을 하는 소자에 대응되는 제 2 멤리스터(220)의 컨덕턴스에는 변화가 없다. [0045] 도 6b를 참조하면, 소정의 주기에서 의 위상을 가지는 후행 구간에서 프리 시냅틱 뉴런 회로(100)와 포스 트 시냅틱 뉴런 회로(300) 사이의 연결 강도를 약화시키는 경우를 나타내고 있다. LTD 역할을 하는 소자에 대응 되는 제 2 멤리스터(220)의 양쪽 단자에 반대되는 부호를 갖는 펄스들을 인가함으로써 제 2 멤리스터(220)가 갖 는 소정의 임계치 전압을 초과하도록 할 수 있다. 이에 따라 제 2 멤리스터(220) 한쪽 끝에 큰 전압 강하가 야 기되므로 제 2 멤리스터의 컨덕턴스가 증가하게 된다. 도 6b를 보면, 의 위상을 가지는 후행 구간에서 스 파이크 신호는 음의 값을 인가하지만, 도 6b의 좌측 하단을 보면, 백-스파이크 신호는 반대 부호인 양의 값을 인가함을 알 수 있다. 반면에, LTP 역할을 하는 소자에 대응되는 제 1 멤리스터(210)의 컨덕턴스에는 변화가 없다. [0046] [0047] [0048] [0049] [0050] 프리 시냅틱 뉴런 회로들에서 발화된, 서로 다른 위상을 가지는 스파이크 신호들은 상기 시냅스 회로들의 동작 주기의 서로 다른 구간에서 각각의 시냅스 회로에 입력될 수 있다. 도 7a 및 도 7b는 본 발명의 일 실시예에 따른 뉴로모픽 회로의 수면 주기(sleep cycle)을 설명하기 위한 도면 이다. 시냅스 회로(200)에 포함되는 복수 개의 멤리스터들은 계속해서 사용하게 될 경우, 저 저항 상태(Low Resistant Limits)에 이르게 되며, 이런 소자들을 계속해서 사용하면 소자에 영구적인 손상을 주는 상태가 될 수 있다. 따 라서, 이러한 소자들의 수명을 연장하기 위한 목적으로 수면주기를 둔다. 수면주기는 뉴로모픽 회로(10)에서 모든 멤리스터들에게 보내지는 하나의 신호와 함께 시작할 수 있다. 그리고, 다음 클락 주기에서 전체 시스템은 수면 모드에 들어가게 된다. 수면 모드 동안에는 어떠한 입력도 들어오거나 진행되지 않는다. 도 7a를 보면, 프리 시냅틱 뉴런 회로들 각각에 연결된 멤리스터 쌍에 대하여 읽기-리셋 펄스를 인가할 수 있다. 첫 번째 멤리스터 쌍(210, 220)의 컨덕턴스를 의 위상을 가지는 선행 구간의 펄스를 이용하여 읽 고 저장할 수 있다. 그리고, Resistance State)로 만들기 위해 리셋 펄스를 인가할 수 있다. 의 위상을 가지는 후행 구간에서 모든 소자들을 고 저항 상태(High [0051] [0052] 도 7b를 보면, 저장되었던 컨덕턴스를 다시 복구하기 위해서 포스트 시냅틱 뉴런 회로들로부터 여러 주기의 백- 스파이크 신호가 생성될 수 있다. 멤리스터 쌍을 포함하는 시냅스 회로(200)를 이용하는 모든 프리 시냅틱 뉴런 회로들에 대하여 수행될 수 있다. 이제까지 본 발명에 대하여 그 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식 을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한 다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다. [0053] 부호의 설명 뉴로모픽 회로 프리 시냅틱 뉴런 회로 시냅스 회로

11 제 1 멤리스터 제 2 멤리스터 합산기 포스트 시냅틱 뉴런 회로 도면 도면1 도면2-11 -

12 도면3 도면4a

13 도면4b 도면5-13 -

14 도면6a 도면6b

15 도면7a 도면7b

본 발명은 중공코어 프리캐스트 슬래브 및 그 시공방법에 관한 것으로, 자세하게는 중공코어로 형성된 프리캐스트 슬래브 에 온돌을 일체로 구성한 슬래브 구조 및 그 시공방법에 관한 것이다. 이를 위한 온돌 일체형 중공코어 프리캐스트 슬래브는, 공장에서 제작되는 중공코어 프

본 발명은 중공코어 프리캐스트 슬래브 및 그 시공방법에 관한 것으로, 자세하게는 중공코어로 형성된 프리캐스트 슬래브 에 온돌을 일체로 구성한 슬래브 구조 및 그 시공방법에 관한 것이다. 이를 위한 온돌 일체형 중공코어 프리캐스트 슬래브는, 공장에서 제작되는 중공코어 프 (51) Int. Cl. E04B 5/32 (2006.01) (19)대한민국특허청(KR) (12) 등록특허공보(B1) (45) 공고일자 (11) 등록번호 (24) 등록일자 2007년03월12일 10-0693122 2007년03월05일 (21) 출원번호 10-2006-0048965 (65) 공개번호 (22) 출원일자 2006년05월30일 (43) 공개일자 심사청구일자