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1 논문 7329 한국통신학회논문지 79 Vol. 32 No. 9 반복복호횟수감소를통한저전력 LDPC 복호기설계 준회원이준호 *, 박창수 *, 정회원황선영 * Design of a LowPower LDPC Decoder by Reducing Decoding Iterations JunHo Lee*, ChangSoo Park* Associate Members, SunYoung Hwang* Regular Member 요 약 LDPC 부호는 4G 이동통신시스템에적합한오류정정부호이다. 그러나알고리듬의특성상좋은 BER 성능을위해서는반복복호에의한많은연산량이요구된다. 본논문에서는복호지연과전력소모에대한복호기의성능을증가시키기위하여반복복호횟수를줄이는알고리듬에대하여제안한다. 제안된알고리듬은현재 LLR 복호값과이전 LLR 복호값사이의변화를측정하고변화방향을예측하며, 패리티검사식을만족시켜수렴속도를높이도록 LLR 값의 sign 비트를반전시킨다. 실험결과, 제안한방법은 BER 성능의감소없이반복복호횟수를약 33% 정도줄이는것이가능하며감소된반복복호횟수에비례하여소모전력도감소시킬수있다. Key Words : LowDensity ParityCheck (LDPC) codes, iterative decoding, low power algorithm ABSTRACT LDPC (Low Density Parity Check) code, which is an error correcting code determined to be applied to the 4th generation mobile communication systems, requires a heavy computational complexity due to iterative decodings to achieve a high BER performance. This paper proposes an algorithm to reduce the number of decoding s to increase performance of the decoder in decoding latency and power consumption. Measuring changes between the current decoded LLR values and previous ones, the proposed algorithm predicts directions of the value changes. Based on the prediction, the algorithm inverts the sign bits of the LLR values to speed up convergence, which means parity check equation is satisfied. Simulation results show that the number of s has been reduced by about 33% without BER performance degradation in the proposed decoder, and the power consumption has also been decreased in proportional to the amount of the reduced decoding s. Ⅰ. 서론 4G 이동통신시스템과고속통신등최근의디지털이동통신환경은멀티미디어데이터의폭발적인수요증가로신뢰성높은고속데이터전송이요구되고있다. 고속의데이터전송, 가격대비전 송률최적화와주파수효율성의향상등을특징으로하는 4G 이동통신시스템의핵심기술로는 OFDMA (Orthogonal Frequency Division Multiple Access), SDR (Software Defined Radio), MIMO (MultipleInput MultipleOutput), LDPC (Low Density Parity Check) 부호, Smart Antenna 등이 본논문은 27 년도 서울시산학연협력사업 의 나노 IP/SoC 설계기술혁신사업단 의지원으로이루어졌으며 Simulation 및 synthesis 에 IDEC 에서지원받은 CAD tool 을사용하였음. * 서강대학교전자공학과대학원 CAD & ES 연구실논문번호 :KICS272, 접수일자 :27 년 2 월 9 일, 최종논문접수일자 :27 년 8 월 2 일 8

2 한국통신학회논문지 79 Vol. 32 No. 9 있다. 그중에서광대역데이터와고속패킷전송을지원하기위한강력한오류정정부호화기법은차세대이동통신시스템에있어서핵심적인요소이다. 4G 이동통신시스템에서요구되고있는상당히낮은오류확률에서터보부호는성능의한계를나타내고있어, 그래프를기반으로한새로운종류의부호방법에대한관심이높아지게되었다 []. 이에따라새롭게주목을받게된오류정정부호가 LDPC 부호 (Low Density Parity Check Code) 이다 [2]. LDPC 부호는 Shannon의채널용량한계에거의근접하는성능을보이므로데이터 BER 6 급, 영상 BER 9 급이하의고품질의신뢰도를요구하는 4G 이동통신시스템에적합한부호화방식이다 [3][4]. LDPC 부호는 96년대 Gallager에의해처음제안되었으며 [] 반복복호가가능한선형블록부호 (Linear Block Code) 로써터보부호와마찬가지로 Shannon limit에가까운성능을가진부호이다. 알고리듬이복잡하고부호의연산에필요한저장매체와복호과정의연산을구현할수없어 4여년동안관심을받지못했으나 996년에 MacKay와 Neal에의해구현되었다 [4][6]. Tanner는 LDPC 부호들을일반화하여이분 (Bipartite) 그래프를사용하여표현하였고합곱 (SumProduct) 알고리듬을소개하면서 cycle free 그래프에서최적임을증명하였다 [7]. LDPC 부호는패리티검사행렬인 H 행렬의원소들이대부분 인선형블록부호이며패리티검사식을이용하여확률적인반복복호방법을사용함으로써성능의향상을가져온다. 충분히큰블록크기를가진복호기에서오류가있는블록은패리티검사식을만족시키지못하므로확률적인반복복호를거쳐정정되지않은오류들을대부분검출할수있다 [7][8]. 즉, 오류가포함된상태로복호를마친경우는거의존재하지않으며, 복호가성공하거나오류로인해복호실패하는두가지경우가대부분이다. 부호율의가변이간단하고그래프기반의반복복호방법을사용함으로써터보부호에비해 ASIC이나 FPGA를사용한 VLSI 구현에용이한구조를갖게되어완전병렬처리에의한고속전송이가능하다 [9]. 이는 LDPC 부호의가장큰장점중의하나이며 Gb/s의높은데이터전송률을요구하는고성능의자기기록장치, Gb/s의광통신이나고속무선통신환경과같은응용분야에적용이가능하다. Blanksby는이분그래프상의데이터교환을직접적으로맵핑하여일반적인환경에서 Gb/s의전송률을갖는완전병렬화한 LDPC 복호기를설계하 였다 [9]. 전력소모는데이터스위칭의활성도에비례한다. 낮은 SNR에서는수신신호에대한복호가쉽지않으므로최대반복복호횟수만큼매번반복복호를시도하여데이터스위칭의활성도가높아지며, 높은 SNR에서는최대반복복호횟수보다적은반복횟수로도복호가가능하므로데이터스위칭의활성도가낮아지게된다. 좋은 BER 성능을위해서는블록크기가커져야하고반복복호횟수가많아져야한다. 큰블록크기에서는많은연산량과저장공간이요구되며복호지연도늘어난다 [6][]. 반복복호횟수가많아질경우에도복호지연이늘어나고많은전력소모와함께전송률이떨어지는문제점이발생한다 []. 본논문에서는 LDPC 복호기에버퍼와덧셈기, 그리고비교기를추가하여반복복호알고리듬의중간복호결과를분석예측하고복호값의 sign을후보정하여반복복호횟수를줄이는방안을제시한다. 낮는 SNR 환경에서도반복복호횟수를줄임으로써전체적인복호기의복잡도와전력소모를감소시킬수있다 [9][]. 본논문의구성은다음과같다. Ⅱ절에서는 LDPC 부호의알고리듬과동작원리에대해설명하고, Ⅲ절에서는제안한반복복호횟수감소를위한 LDPC 복호알고리듬을제시한다. Ⅳ절에서실험을통해제안한방법의성능을검증하고마지막으로 Ⅴ절에서결론을맺는다. Ⅱ. LDPC 복호알고리듬 LDPC 부호의복호화과정에서는채널을통해부호화과정으로부터수신된부호어에대한확률값을그림 에보인것과같이이분그래프상에서비트노드와체크노드사이에반복적으로교환하고갱신한다. 매회복호된부호어 c 에대해패리티검사행렬 H 와패리티검사를수행하여패리티검사식 H c T = 을만족하면, 미리정해진최대반복복호횟수를만족하지않아도복호를완료하고반복복호를멈춘다 [2][6]. 확률값 비트노드 체크노드 그림. 이분그래프상의데이터교환. 확률값 82

3 논문 / 반복복호횟수감소를통한저전력 LDPC 복호기설계 2. 이분그래프와데이터교환복호화과정에서채널로부터얻는 LLR 값을이용하여연판정할수있는합곱알고리듬은패리티검사행렬 H 상의 의위치와개수에의해결정된그림 의이분그래프로나타낼수있다 [2]. 이분그래프의노드에는 LLR 값을갖는비트노드와체크노드라는두가지종류의변수가할당된다. 합곱알고리듬은이분그래프상에서나뉜두노드사이에확률값을전파하는데이터교환과같은의미로해석된다. 합곱알고리듬은많은변수들로이루어진복잡한전체함수의값을직접계산하는것이어려우므로간단한지역함수들의곱으로구한다. 각지역함수들이작은수의변수의함수라면이를이용하여전체함수의값을효과적으로계산할수있다 [2]. 그림 에서체크노드는지역함수노드에해당하고, 수신된부호어의확률값을이루는비트노드는변수노드에해당한다. 합곱알고리듬은이분그래프상에서확률에대한데이터를연결된노드들사이에서로교환하면서각노드들이최대 LLR 값을만족시키는부호어에수렴하도록반복적으로갱신하는과정에사용된다. 합곱알고리듬은로그영역에서곱셈연산과정을덧셈연산으로변환하여연산량과하드웨어면적을줄임으로써실제구현시연산을효과적으로실행할수있다 [3][4][]. 2.2 복호화과정 LDPC 복호의데이터교환은반복적으로수행되며, LLR을이용한단계별복호방법은다음과같다 [4]. 단계 ( 초기화단계 ): 모든비트노드를수신신호에대한 LLR 값으로초기화한다. 반복복호횟수는 로초기화한다. 식 (Ⅱ) 은 N 의크기를갖는수신신호 y에대한 LLR 값을보이고식 (Ⅱ 2) 는 ChecktoBit 단계에서저장되는행렬 r 에대한 LLR 값의초기화를보인다. 식 (Ⅱ) 식 (Ⅱ2) 단계 2 (BittoCheck 단계 ): 비트노드연산과정이며, 비트당현재의사후확률추정치연산을한다. 비트노드의 LLR 값을비트노드로부터이분그래프상에연결된체크노드로전달한다. 식 (Ⅱ3) 단계 3 (ChecktoBit 단계 ): 체크노드연산과정이며, 각체크노드는모든패리티검사행렬 H의행에대한패리티검사를수행한다. 체크노드의 LLR 값을체크노드로부터이분그래프상에연결된비트노드로전달한다. 식 (Ⅱ4) 식 (Ⅱ) 단계 4 ( 연산결과출력단계 ): 복호기로부터추정결과값을출력한다. 식 (Ⅱ7) 은비트노드에서출력노드로전달하는데이터의사후확률 LLR 값을보인다. 식 (Ⅱ7) 의추정결과값에대해 을기준으로크면 작으면 으로복호비트를추정한다. 여기서 LLR(q i) 는사후확률값, LLR(r jʹi) 는 i번째비트노드에연결된체크노드들의값, y 는수신신호, i 는 N 의크기를갖는비트노드의인덱스, j 는 M 의크기를갖는체크노드의인덱스, j' 는해당인덱스를제외한다는의미를갖는다. 식 (Ⅱ6) 식 (Ⅱ7) 단계 ( 반복복호결정단계 ): 복호과정수행후각비트의확률추정결과값이패리티검사식 H c T = 식을만족시키면복호를중단한다. 만약, 만족하지못하면단계 2부터단계 4까지반복하며, 정해진최대반복복호횟수만큼반복복호를수행한후종료한다. Ⅲ. 제안된반복복호알고리듬 LDPC 복호기의전체복잡도가반복복호횟수 83

4 한국통신학회논문지 79 Vol. 32 No. 9 에의존하므로복잡성의증가에따른복호지연과실시간처리의어려움이라는문제점을가지고있다 [9][]. Ⅱ절에서언급된 LDPC 복호과정에서는최대반복복호횟수가미리정해져있으며매회복호된부호어 c에대한패리티검사를수행하여패리티검사식 H c T = 을만족하면최대반복복호횟수를만족하지않더라도반복복호를멈춘다. 한번의복호과정은이분그래프상에연결된비트노드와체크노드사이에확률값을가진데이터를반복적으로교환하여복호값을보다신뢰성있는값으로갱신한다. 반복복호횟수를줄임으로써전체적인복호기의복잡도와복호지연과더불어전력소모도줄일수있다. 본절에서는반복복호과정에서현재 LLR 복호값과이전 LLR 복호값사이의변화를측정하고변화의방향을예측하며, 패리티검사식을만족시켜수렴속도를높이도록 LLR 값의 sign 비트를반전시키는방법을제안한다. 3. LLR 값의변화그림 2는 AWGN(Additive White Gaussian Noise) 채널에서 BPSK(Binary Phase Shift Keying) 변조방식으로전송했을때, 오류가발생한비트의 반복복호마다변화하는 LLR 값을보인다. 복호비 트는 LLR 값의 sign이양수이면, 음수이면 으로결정되며, 반복복호과정에서오류가발생한비트의 LLR 값은 sign이복호전과반대가되는방향의특정값으로수렴한다 [4]. 세번째반복복호단계는 LLR 값의 sign에대응하는복호비트가패리티검사식을만족하여오류가정정된경우이다. 오류가정정된 LLR 값의변화패턴을보면 LLR 값변화를나타내는기울기가오류가발생한 LLR 값 sign의반대방향으로진행하는것을알수있으며, 변화방향을예측할수있다면반복복호의수렴속도를향상시켜반복복호횟수를감소시킬수있다. LLR sign 값반전 sign 값반전..2.2 # of Iterations 그림 2. 반복복호과정에서 LLR 값의변화예시. (a) (b) 그림 3. 반복복호과정에서복호실패한 LLR 값의변화와변화량. (a) LLR 값의변화, (b) LLR 값의변화량. 84

5 논문 / 반복복호횟수감소를통한저전력 LDPC 복호기설계 그림 3은반복복호과정에서복호실패한 LLR 값의변화와변화량을보인다. 그림 3 (a) 는반복복호중에오류가정정되지못하고미리정해진최대반복복호횟수만큼반복복호됨을보인다. 그림 3 (b) 는그림 3 (a) 의 LLR 값의변화량을나타낸그래프이며변화량이감소하여일정반복복호횟수이후에는변화가거의없음을보인다. 반복복호초기에만 LLR 값의변동폭이크며반복복호가진행될수록변동폭이감소하는특성을갖는다. 3.2 제안된알고리듬제안된알고리듬은 random 정보비트를부호화하여 AWGN 채널을통해전송된부호어의반복복호과정에서새복호값 L new 와이전복호값 L old 사이의변화량 ΔL (=L oldl new) 를측정하고분석하여 L new 와 L old 사이의변화방향을예측한다. 그림 2의오류가정정되는비트의복호과정은복호값이반대 sign 방향으로변화하는패턴을보이므로변화방향을예측하여 sign 비트를미리반전시킴으로써패리티검사식을만족시켜반복복호횟수를감소할수있다. 그림 4에반복복호과정에서복호값 LLR의변화패턴을보인다. 그림 4 (a) 는 L old 와 L new 의 sign이같고 L new 가 L old 보다작으므로 L new 가반대 sign 방향으로변화할수있는패턴을보이며 sign 반전의가능성이있음을보인다. 그림 4 (b) 는그림 4 (a) 와기울기패턴은유사하나 L new 의 sign이이미반전되었으므로제안알고리듬을적용하지않는다. 그림 4 (c) 는 L old 와 L new sign이같지만 L new 가 L old 보다크므로 sign이반전의가능성이없음을알수있다. 따라서이세경우중그림 4 (a) 의패턴만이 sign 반전가능성이있으며이경우에한해서만 sign을반전시킨다. 복호값 L old 와 L new 사이의변화량은 ΔL이고, Slope는 ΔL의 sign 이양수면, 음수면 이다. 그림 4 (a) 에서 Slope와복호값 L new 의 sign이반대이므로, XOR(Slope,sgn(L new))= 로나타낼수있다. 예를들어, 복호값 L old 와 L new 의 LLR 값이.7 와.2 일때, 그림 4 (a) 에서보인바와같이 L new 가반대 sign으로변화하려는패턴을보인다. 변화량 Δ L은. 이고 L new 는.2 이므로, Slope는 의값을갖고 sgn(l new) 는 의값을갖게되어 XOR(Slope,sgn(L new))= 로보일수있다. 3.3 Threshold 적용 Threshold θ LLR 를적용하면 L new 가 θ LLR 보다작을때만 L new 의 sign 비트를반전하므로보다정확하게변화방향을예측을할수있다. Threshold θ LLR는반복복호횟수에영향을받지않고고정된값을갖는다. 제안된알고리듬은 XOR(Slope,sgn(L new))= 과 L new <θ LLR 조건을만족할때 sign 비트를반전하도록한다. 그림 는 L new 가 θ LLR 보다작으며 XOR(Slope,sgn(L new))=를만족함을보이며, L new 의 sign 비트가예측에의해반전되었다. 복호값의변화방향을예측하여 L new 의 sign 비트를반전시킴으로써수렴속도를높여반복복호횟수를줄일수있다. a b b a Θ LLR 그림. Threshold θ LLR 를만족하여 L new 의 sign 이반전되는경우. a b b a Slope = Slope = L old a b b a Slope = Slope = a b b a Slope = Slope = (a) (b) (c) 그림 4. 반복복호과정에서복호값 LLR의변화패턴. (a) L new < L old, sgn(l new)=sgn(l old), (b) L new < L old, sgn(l new) sgn(l old), (c) L new > L old, sgn(l new)=sgn(l old). 8

6 한국통신학회논문지 79 Vol. 32 No 제안된알고리듬의하드웨어구조제안한알고리듬의하드웨어구조를그림 6에제시하였다. LDPC 복호기는 BittoCheck 블록과 ChecktoBit 블록으로구성되며, 각구성에서는비트노드와체크노드의연산이사용된다 [9][]. 그림 6은기존 BittoCheck 블록의비트노드연산과정에버퍼, 비교기, ADDER, XOR와 AND gate를추가한구조이다. 여기서, q ji 와 r ji 는비트노드와체크노드연산에서중간값들이저장되는 matrix, q i 는사후확률값, c는복호된추정값, y i 는수신신호, i 는 N 의크기를갖는비트노드의인덱스, j 는 M 의크기를갖는체크노드의인덱스이다. 그림 6 에서데이터흐름 은이전데이터의사후확률 q i 를나타내며 L newl old 연산을위해 L old 를버퍼에저장한다. Slope 4 는 L old 3 과 L new 2 를입력받은 L newl old 연산의결과 ΔL 이며, MSB인 sign 값만을출력한다. θ LLR 를 SM의 magnitude로제어하므로 L new 의 2 s complement를 SM으로변환하는과정을거친다. 데이터흐름 6 은 L new 의 magnitude 이며, θ LLR 7 과함께비교기에입력된다. 비교기의출력 8 은 6 값이 7 값보다작을때 을출력한다. XOR는 Slope 과 L new 의 MSB인 c 9 를입력받아복호값의변화할가능성을판단한다. AND연산은 8 값과 값을입력받아 sign 비트반전조건을만족하는지판정한다. NK Slope c 9 q ji XOR > 8 AND Sign 비트반전 y i N N SM Add SM Θ 6 LLR 7 M M MSB 3 L old 2 L new MSB 4 Slope Input r ji ( Stored matrix ) ( Stored matrix ) q i c Output N buffer 그림 6. 기존블록에추가된제안한알고리듬의하드웨어구조. Ⅳ. 실험결과복호기의성능측정을위한소프트웨어시뮬레이션은 Matlab 언어로구현되었으며, 시스템의입력 블록은랜덤한분포를갖는이진값을발생하여생 성행렬과곱하는부호화과정을거쳐부호어를생 성한다. 변조모듈에서는 BPSK가사용되어이진 신호 과 은각각 과 로변조된다 [6]. 채널환경은가산성백색가우시안노이즈 (AWGN) 가사용되었으며, 복조과정에서는연판정값으로 복조한다. LDPC 복호기는 LLR가적용된반복복 호를수행한다. 표 에는실험에사용된조건을제 시하였다. 본알고리듬의성능실험에서사용된패 리티검사행렬은모두네가지로블록크기는 4, 8, 4인패리티검사행렬을사용하였으며부 호율모두.로, 최대반복복호횟수는 회로고 정하였다. 또한실험에사용된패리티검사행렬은 모두 regular 형태로 column weight가각각 3, 9, 3, 3이며 row weight가각각 6,, 8, 6이다. 표. 실험에사용된조건. 패리티검사행렬파라미터 H H2 H3 H4 블록크기 (N) 정보비트크기 (K) 패리티비트크기 (NK=M) 열당 의개수 (Wc) 행당 의개수 (Wr) 최대반복복호횟수 부호율.... 채널변조방식 AWGN, BPSK E b/n o[db] ~ 2. (. 단위 ) Bit Error Rate 그림 7. BER 성능비교. 그림 7은패리티검사행렬 H에대한기존알고리듬과제안된알고리듬의 BER 성능비교를보인다. 제안된알고리듬의그래프는 θ LLR 가 '' 인 sign 반전알고리듬이적용된 LDPC 복호기의 BER 성 86

7 논문 / 반복복호횟수감소를통한저전력 LDPC 복호기설계 능변화를보인다. θ LLR 값은반복적인실험을통해오류비트의 LLR 값을측정한결과와제안된알고리듬을다양한 θ LLR 값을주어실험한결과통계적으로 의값일때좋은성능을예측할수있다. 제안된알고리듬의 BER성능은기존 LDPC 알고리듬과큰차이가없다. 그림 8에각패리티검사행렬에대한기존알고리듬과제안된알고리듬의프레임당평균반복복호횟수비교를보이며표 2에반복회수감소율을보인다. 모든패리티행렬에대해 Eb/No가낮은 db 에서높은 db로증가함에따라제안된알고리듬이기존알고리듬보다상대적으로적은프레임당평균반복복호횟수를갖는다. 패리티검사행렬 H 과 H2는같은블록크기와같은코드율을갖는패리티검사행렬이지만 H2의경우 row와 column weight의크기가더크다. 그림 8의 (a), (b) 와표 2 의결과를보면 weight가큰패리티검사행렬 H2 가 H에비해기본적인복호성능이더좋은것을볼수있으며복호성능이좋은패리티검사행렬을사용했을때알고리듬에의한성능향상이줄어든것을볼수있다. 패리티검사행렬 H과 H3, H4는같은코드율과비슷한 weight를가지며블록크기가 H은 4, H2는 8, H3는 4로다른패리티검사행렬이다. 시뮬레이션결과그림 8의 (a), (c), (d) 와표 2에보인바와같이 weight가같은경우패리티검사행렬인경우블록의크기가커질수록성능개선폭이다소감소하는것을확인할수있다. Blanksby는채널환경 2.dB를고려할때의일반적인환경에서클럭주파수 64MHz일때, Gb/s Average number of s Average number of s 2 (a) (b) Average number of s 3 2 Average number of s (c) (d) 그림 8. 프레임당평균반복복호횟수비교. (a) 패리티검사행렬 H, (b) H2, (c) H3, (d) H4. 표 2. 프레임당평균반복복호횟수비교. 알고리듬 Eb/No (db) H H2 H3 H4 기존제안감소율 (%) 기존제안감소율 (%) 기존제안감소율 (%) 기존제안감소율 (%)

8 한국통신학회논문지 79 Vol. 32 No. 9 의전송률을갖고복호수행에약 6mW의전력을소모하는완전병렬화한 LDPC 복호기를설계하였다 [9]. 전력소모는데이터스위칭의활성도에비례하였고, 낮은 db에서는정상적으로복호할수없으므로, 최대반복복호횟수만큼매번반복복호를시도하여데이터스위칭의활성도가높아진다. 채널환경이양호한 Eb/No가높은 db에서는최대반복복호횟수보다적은반복횟수로도복호가가능하므로데이터스위칭의활성도가낮아진다. 표 3은제안된알고리듬의전력소모와면적비교이다. 2.dB에서최대약 33% 의반복복호횟수를감소시켰으며, 복호기의전력소모 6mW 에서약 2mW의전력을감소시킬수있다. 면적은전체시스템혹은복호기의면적대비약 % 가량증가된다. 표 3. 제안된알고리듬적용시전력소모와면적비교. 알고리듬적용전알고리듬적용후 전력소모 (mw) 면적 ( 게이트수 ) 6,7K 4,76K Ⅴ. 결론 4G 이동통신시스템과최근의디지털이동통신환경에서요구하는 6 ~ 9 수준의고품질의신뢰도를요구하는고속데이터전송에있어서상당히낮은오류확률을보이는 LDPC 부호가주목을받고있다. LDPC 부호의특성상블록크기가크고반복복호횟수가많을수록오류정정성능이높아진다. 특히반복복호횟수가많아지면복호지연이늘어나고전송률이떨어지며전력소모가많아지게되므로휴대전화와같은휴대용기기에적합하도록저전력복호기의설계가요구된다. 본논문에서는 LDPC 복호기의 LLR가적용된연판정반복복호과정에서복호된결과를분석하고복호값의변화방향을예측하여복호값의 sign을반전시키는후보정을함으로써반복복호횟수를줄일수있는알고리듬을제안하였다. 동일한채널환경에서 BER성능이같은경우줄어든복호횟수만큼하드웨어를사용하지않으므로전력소모를감소시킬수있다. 제안한알고리듬을적용한경우 BER성능의감소없이프레임당반복복호횟수를최대약 33% 줄일수있음을확인하였다. 클럭주 파수 64MHz에서 Gb/s의전송률과복호에 6mW의전력을소모하는완전병렬화한 LDPC 복호기에제안된알고리듬을적용할경우, 약 2mW의전력소모를감소시킬수있으며추가되는게이트에의해면적은약 % 정도증가하였다. 알고리듬의특성상높은전송률을유지하면서전력소모를줄일수있으며, 만약전력소모를그대로유지한다면전송률을증가시킬수있다. 추가연구과제로는제안된알고리듬에필요한하드웨어를최소화하는연구와다양한블록크기에따른반복복호횟수성능에대한평가가필요하다. 감사의글본논문은 27년도 서울시산학연협력사업 의 나노 IP/SoC 설계기술혁신사업단 의지원으로이루어졌으며 Simulation 및 synthesis에 IDEC에서지원받은 CAD tool을사용하였음. 참고문헌 [] 황승구, 4세대이동통신무선전송기술동향, 주간기술동향, 통권 68호, 24년 월. [2] T. Richardson and R. Urbanke, The Renaissance of Gallager's LowDensity ParityCheck Codes, IEEE Communication Magazine, vol. 4, no. 8, pp. 263, Aug. 23. [3] T. Richardson and R. Urbanke, The Capacity of Lowdensity Paritycheck Codes under Messagepassing, IEEE Trans. Inform. Theory, vol. 47, no. 2, pp. 9968, Feb. 2. [4] D. MacKay and R. Neal, Near Shannon Limit Performance of Low Density Parity Check Codes, IEE Electronics Letters, vol. 32, no. 8, pp , Aug [] R. Gallager, LowDensity ParityCheck Codes, IRE Trans. Inform. Theory, vol. IT8, pp. 228, Jan [6] D. Mackay, Good Errorcorrecting Codes Based on Very Sparse Matrices, IEEE Trans. Inform. Theory, vol. 4, no. 2, pp , Mar [7] R. Tanner, A Recursive Approach to Low Complexity Codes, IEEE Trans. Inform. 88

9 논문 / 반복복호횟수감소를통한저전력 LDPC 복호기설계 Theory, vol. 27, no., pp. 3347, Sep. 98. [8] V. Zyablov and M. Pinsker, Estimation of the Error Correction Complexity of Gallager Low Density Parity Codes, Problems of Information Transmission, vol., no., pp. 2326, Jan [9] A. Blankby and C. Howland, A 69mW Gb/s 24b, Rate/2 LowDensity ParityCheck Code Decoder, IEEE J. SolidState Circuits, vol. 37, no. 3, pp. 4442, Mar. 22. [] V. Sorokine, F. Kschischang, and S. Pasupathy, Gallager Codes for CDMA Applications Part II: Implementations, Complexity, and System Capacity, IEEE Trans. Communications, vol. 48, no., pp , Oct. 2. [] S. Hong and W. Stark, Design and Implementation of a Low Complexity VLSI Turbocode Decoder Architecture for Low Energy Mobile Wireless Communications, J. VLSI Signal Processing System, vol. 24, no., pp. 437, Feb. 2. [2] N. Wiberg, H. Loeliger, and R. Kotter, Codes and Iterative Decoding on General Graphs, in Proc. Information Theory, pp. 468, Sep. 99. [3] R. MorelosZaragoza, The Art of Error Correcting Coding. Wiley: New York, 22. [4] J. Fan, Constrained Coding and Soft Iterative Decoding. Kluwer Academic Pub.: Norwell, MA, 2. [] F. Kshischang and B. Frey, Iterative Decoding of Compound Codes by Probability Propagation in Graphical Models, IEEE Journal on Selected Area in Communications, vol. 6, no. 2, pp. 2923, Feb [6] B. Sklar, Digital Communications: Fundamental and Applications. 2nd Edition, Prentice Hall Inc.,: New Jersey, 2. 이준호 (JunHo Lee) 준회원 2년 2월서강대학교전자공학과졸업 27년 2월서강대학교전자공학과석사학위취득 27년 3월 ~ 현재 LG전자 NC 사업본부재직중 < 관심분야 > Turbo code, LDPC 부호박창수 (ChangSoo Park) 준회원 22년 2월서강대학교전자공학과졸업 24년 8월서강대학교전자공학과석사학위취득 2년 3월 ~ 현재서강대학교전자공학과대학원 CAD & Embedded Systems 연구실박사과정 < 관심분야 > SoC 설계, Embedded System Design 황선영 (SunYoung Hwang) 정회원 976년 2월서울대학교전자공학과졸업 978년 2월한국과학원전기및전자공학과공학석사취득 986년 월미국 Stanford 대학전자공학박사학위취득 976~98 삼성반도체주식회사연구원, 팀장 986년 ~989년 Stanford 대학 Center for Integrated System 연구소책임연구원 Fairchild Semiconductor Palo Alto Reaserch Center 기술자문 989년 ~992년삼성전자 ( 주 ) 반도체기술자문 989년 3월 ~ 현재서강대학교전자공학과교수 < 관심분야 > SoC 설계및 framework 구성, CAD 시스템, Computer Architecture 및 Embedded System Design 등 89