한국전기전자학회논문투고 A Design of DisplayPort AUX Channel 디스플레이포트인터페이스의 AUX 채널설계 Seong-Bok Cha *, Kwang-Hee Yoon *, Tae-Ho Kim **, Jin-Ku Kang ** 차성복 *, 윤광희 *, 김태호 **, 강진구 ** Abstract This paper presents an implementation of the DisplayPort AUX(Auxiliary) Channel. DisplayPort uses Main link, AUX Channel and Hot Plug Detect line to transfer the video & audio data. For isochronous transport service, source device converts to image and audio data which are to be transported through the Main Link and transports the restructured image and audio data to sink device. The AUX Channel provides link service and device service for discovering, initializing and maintaining the Main link. Hot Plug Detect line is used to confirm the connection between source device and sink device. The AUX Channel is implemented with 3315 LUTs(Look Up Table), 1466 Flip Flops and 168.782MHz max speed synthesized using Xilinx ISE 9.2i at SoC Master3. 요약본논문은디스플레이포트 v1.1a 표준에적합한 AUX(Auxiliary) 채널구현에대한논문이다. 디스플레이포트는영상및음성을전달하기하기위해메인링크, AUX 채널, 핫플러그검출라인을사용한다. 등시적전송서비스를제공하기위해서소스디바이스는메인링크를통해전달될영상및음성신호를특정형태로변환하여재구성하고싱크디바이스로전달한다. AUX 채널은메인링크를구성하고유지하기위해링크서비스를제공한다. 그리고디스플레이장치가소스디바이스에서전송된데이터를정상적으로나타낼수있는지파악하기위해디바이스서비스를제공한다. 핫플러그검출라인은두디바이스간의연결을확인하기위해서사용한다. 본논문은 AUX 채널구현을목표로설계하였으며설계된시스템은 SoC Master3를이용하여검증을수행하였다. 합성툴은 Xilinx ISE 9.2i를사용하여 3315개의 LUTs와 1466개의 Flip Flops을사용하였고최대 168.782MHz 동작속도의결과를얻었다. Key words : DisplayPort, AUX Channel, DPCD, EDID, Policy Maker Ⅰ. 서론최근수년간고해상도영상기술의발달에맞추어새로운고속디스플레이인터페이스표준이계속발표되어왔다. 현재시장은 Full HD 디스플레이장치와 Blu-Ray, HD-DVD등의차세대미디어들이등장하고있다. 기존의 DVD의경우영상전송량이 5 7Mb/sec인반면에 Blu-Ray나 HD-DVD의경우 40Mb/sec정도로영상전송량이 6배이상증가하였다. 즉, 이러한고해상도영상을재생하기위해서는대용량데이터전송이가능한새로운인터페이스방식이필요하게되었다. 현재의디스플레이에는주로세가지방식이사용 되고있다. 노트북내부에는 LCD 패널로 LVDS (Low-Voltage Differential Signaling) 기술이사용되 * ( 주 ) 실리콘웍스 (Silicon Works Co., Ltd.) ** 인하대학교전자공학부 (School of Electronics Engineering, Inha University) 교신저자 (Corresponding author) 감사의글 (Acknowledgment) This work is supported by the Ministry of Knowledge Economy (MKE) through System IC 2010, Human Resource Training Project for Strategic Technology from KIAT, and IT-SoC program from ETRI. Authors also thank IDEC program. 接受日 :2009 年 7 月 22 日, 修正完了日 : 2010 年 3 月 11 日 (1)
전기전자학회논문지 (Journal of IKEEE) Vol. 10. No.2 고있고, PC와외부모니터의연결은 VGA아날로그인터페이스와 DVI 기술이사용되고있다. TV와 PC 를연결할경우또는다른 AV 기기와연결할경우 S-video, Component 등의영상케이블과스테레오, 광신호등의음성케이블을별도로연결해야한다. 이러한현재의기술들은설치상의불편함이존재할뿐만아니라소스가디지털소스라하더라도 component, S-video 등을사용할때영상정보의훼손이이루어지게된다. DVI(Digital Visual Interface) 를사용하는데있어서도영상정보만을전달할수있어별도의케이블이필요로하게된다. 또한추후사용을위한확장성을갖추지못한한계를가지고있다 [1]. 차세대디지털인터페이스로 HDMI(High Definition Multimedia Interface) 와디스플레이포트가등장하고있다. HDMI는디지털영상소스및음성소스를전달하는인터페이스규격중하나로기존 DVI 규격을 AV(Audio-Video) 전자제품용으로변경한것이다. 최대 10.2Gbps의대역폭을가지고 TMDS(Transition Minimized Differential Signaling) 프로토콜을사용하며영상저작권을보호하기위해 HDCP(Highbandwidth Digital content Protection) 를지원한다. TMDS 프로토콜의사용으로라이선스사용료를지불해야하며프로토콜변환블록이설계되어야하는단점이있다. 디스플레이포트는송신기로서주로 PC의그래픽카드부분에탑재되고수신기로서모니터에도입되어기존의디스플레이인터페이스를대체할기술이다. 디스플레이포트의최대대역폭은 10.8Gbps를가지며영상저작권을보호하기위해 DPCP(DisplayPort Content protection) 를지원하고마이크로패킷아키텍처로다중스트림을지원한다. 또한 1Mbps 대역폭의양방향 AUX 채널 (Auxiliary Channel) 을탑재하여별도의인터페이스없이영상과음성을동시에전달할수있다. 그리고라이선스를제거하고차후새로운디스플레이기능이나어플리케이션수용을위한확장성에주안을두어내부및외부디스플레이시그널통합이가능하다 [2]. 본논문에서는디스플레이포트의비디오데이터전송부분과 AUX채널송수신기를통합하여 AUX 채널의신호에따라영상데이터전송이조절되는지확인하였다. Ⅱ. 디스플레이포트인터페이스개요디스플레이포트는 VESA(Video Electronics Standards Association) 에서제안한차세대디지털디스플 Fig. 1. DisplayPort Data Transport Channels 그림 1. 디스플레이포트데이터전송채널 Fig. 2. Block Diagram of DisplayPort AUX CH 그림 2. 디스플레이포트 AUX CH 블록도레이인터페이스표준이다. 컴퓨터와모니터, 홈시어터시스템등을연결하는데사용되며라이선스사용료가없는최신디지털비디오 / 오디오연결표준이다. 그림 1에디스플레이포트의데이터전송채널구성도를나타낸다. 소스디바이스와싱크디바이스사이는메인링크, AUX 채널, HPD(Hot Plug Detect) 신호라인으로이루어져있다. 메인링크는영상및음성데이터를소스디바이스에서싱크디바이스로전송시키며대역폭이높고호출시간이짧은채널이다. AUX CH 블록도를그림 2에나타낸다. AUX 채널은반이중양방향 (Half-duplex, bidirectional) 채널로링크관리및장치제어에사용된다. HPD 신호는소스디바이스와싱크디바이스의연결상태를알리기위해사용된다. 메인링크와 AUX 채널은 AC 차동쌍 (differential pair) 로이루어져있다. 메인링크는최대 4쌍 (1,2,4 pair) 로되어있고각각은 270Mbytes/sec의어플리케이션대역폭을지원하고 AUX 채널은 1Mbps의대역폭을갖는다. 디스플레이포트는클록전송을위한별도의쌍 (pair) 이필요없다. 2.7Gb/s 데이터에서 3m 거리를연결하고 1.62Gb/s에서최장 15m 케이블커넥터를연결하여사용할수있다 [3]. 디스플레이포트는소스디바이스와싱크디바이스간의연결상태및제어를위해 AUX 채널을사용한다. 양방향반이중통신을지원하고차동쌍으로구성되어있으며데이터전송의신뢰성을높이기위하여 Manchester Ⅱ 코딩방식을사용한다. 또한지원되는케이블길이에 1Mbps의데이터속도를제공한 (2)
A Design of DisplayPort AUX Channel 다. 마스터로서소스디바이스는요청신호를초기화해야하며싱크장치는요청신호에따른응답신호를 AUX 채널문법에맞게전송하여야한다. AUX 채널문법은다양한보조채널서비스를지원하기위해사용된다. Ⅲ AUX 채널설계 제안하는 AUX 채널송수신기의구조를그림 3 및그림 4에각각나타낸다. AUX 채널은소스디바이스에 Stream source, Link policy maker, Stream policy maker로구성이되어있으며싱크디바이스에는 Link policy maker, Stream policy, EDID (Extended display identification data), DPCD로구성되어있다. Link policy maker는링크를초기화하고구성하며유지하기위해사용되며 Stream policy maker는스트림영상및음성데이터전송을초기화하고관리하기위해사용된다. DPCD는현재구성된메인링크의성능및상태등을특정메모리번지에저장하고있으며 EDID는싱크디바이스의성능을저장하고있다. AUX 채널의동작제어는소스디바이스와싱크디바이스의 AUX 채널상태제어기기반으로설계한다. 메인링크의구성및유지를위해 Link Policy Maker는 Link Training을수행한다. Link Training은 4가지상태로구성된다. 메인링크가확립이되지않은상태인 Main Link Disabled 상태, 소스디바이스에서전송된데이터심벌을가지고싱크디바이스에서클록을복원하기위한 Clock Recovery Pattern 상태, 특정심벌을송신단에서받아 Channel Equalization을수행하기위한 Channel Equalization Pattern 상태, 마지막으로메인링크가확립되었을때메인링크에서데이터를전송하는 Normal Operation 상태로나누어진다. 각각의상태변이는 DPCD의해당어드레스의데이터값에의해서결정되며상태가바뀌면소스디바이스와싱크디바이스가 AUX 채널을통해데이터를주고받아메인링크를재확립한다. Link Training의클럭복원패턴 (Clock Recovery Pattern) 상태에서는소스디바이스에서 Scrambling 되지않은 8B/10B Encoder로인코딩된 D10.2의데이터심벌을반복적으로전송한다. 소스디바이스에서는반드시 Pre-emphasis가해제되어있어야한다. 데이터를보내고소스디바이스는일정시간동안기다리고싱크디바이스는물리층의 CDR(Clock Data Recovery -클록데이터복원 ) 이위상고정 (Lock) 될경우 DPCD의 CR_DONE비트를설정하고, 만약 CDR이일정시간안에 Lock이되지않으면소스디바이스의차동전압 Fig. 3. The structure of the proposed transmitter for AUX Channel 그림 3. 제안하는 AUX 채널송신기의구조 Fig. 4. The detail structure of the proposed receiver for AUX Channel 그림 4. 제안하는 AUX 채널수신기의구조 스윙을증가시킨다. 이후에도일정시간이상 CDR 이 위상고정이안될경우데이터전송비트속도를낮 추게되고이과정역시실패하게되면 Link Training 은중지되고데이터전송을할수없게된다. 성공적으로클록복원 (Clock Recovery) 과정으로이 동하면채널등화 (Channel Equalization) 과정을수행 하는데이과정에서차동신호는반드시 Preemphasis 가해제되어있어야한다. 소스디바이스는 수신측에있는 DPCD 에해당어드레스의해당값을 쓰고열개의반복적인패턴을송신한다. 이때이심 벌은 Scrambling 이해제되어있어야한다. 싱크디바 이스는송신측에서보낸데이터를바탕으로채널등화 (Channel Equalization) 과정을성공적으로수행했는 지판단한다. 성공적으로 Equalization 과정을수행하 면 DPCD 에판별한데이터값을쓰게되고메인링 크가구성되게된다. 영상및음성데이터를디스플레이장치에서정상 적으로재생할수있는지파악하기위해 Stream Policy Maker 는전송할스트림데이터의속성 (attribute) 와디스플레이장치의성능정보를비교한 (3)
전기전자학회논문지 (Journal of IKEEE) Vol. 10. No.2 다. 이를위해서 Stream Policy Maker는세가지정보를필요로한다. 첫째로소스디바이스에서보내는데이터의타이밍정보가필요하고두번째로음성데이터의정보가필요하다. 마지막으로디스플레이장치의성능정보가필요하다 [4],[5]. 소스디바이스에는그래픽카드 (stream source) 의영상데이터타이밍을분석하는 Main Stream Attribute Generator를설계하여전송하고자하는데이터의타이밍을분석하고그정보를소스 Stream Policy Maker에전송한다. 음성데이터는소스디바이스의 InfoFrame Data Generator에서오디오채널, 코딩타입, 샘플링수등의정보를분석하여소스 Stream Policy Maker에전송한다 [5]. 그리고싱크디바이스의 EDID(Extended Display Identification Data) 에서타이밍정보를담고있는어드레스를읽어디스플레이장치의정보를파악한다. EDID는제조사이름, 제품유형, EDID버전, 비디오타이밍, 화면크기, 휘도, 화소등에대한정보를담고있다 [6]. Stream Policy Maker는 Link Policy Maker로부터 HPD(Hot Plug Detect) 신호를입력받아동작이실행된다. 소스디바이스의 Stream Policy Maker는 EDID 정보를 AUX 채널을통해서읽기위해 I 2 C를 AUX 채널에매핑하는규정에따라정해진문법을사용한다. 그림 3에서 Stream Policy Maker 블록과 Stream Source 블록그리고그림 4에서 Stream Policy Maker 블록과 EDID는타이밍을늘어뜨린 Stretched I 2 C 프로토콜을사용한다. Stretched I 2 C란일반적 I 2 C 프로토콜과같이데이터전송을위해 SCL(Serial Clock Line) 과 SDA(Serial Data Line) 를사용하며싱크장치의 I 2 C 마스터가 START, 명령과주소를전송하면 I 2 C 슬레이브는응답신호로써 ACK 를전송한다. 하지만 AUX 채널을통해데이터가전송되는동안싱크장치의 Stretched I 2 C 마스터블록은 SCL을 Low" 로유지하여대기한다. 다음명령과주소가전송이되면다시 Stretched I 2 C블록은활성화되어 EDID 정보를액세스한다. 그림 5는 Stretched I 2 C의데이터전송과정을나타낸다. 그림과같이데 이터가전송되지않는구간에는 SCL을 Low" 로유지하여전력소모량을줄일수있게된다. 세가지정보를바탕으로싱크디바이스가소스디바이스에서전송하는데이터를재생시킬수있다면 Stream Policy Maker는 Stream Ready 신호를 Link Policy Maker에전송하여 Link Policy Maker가 Link Training 작업을수행할수있게한다. 그렇지않다면 Link Training이이루어지지않아데이터전송을할수없게되고메인링크는구성되지않는다. DPCD에는다양한정보를담고있지만본구현에제안된보조채널수신기의 DPCD는 AUX 채널구성을위한수신기의성능정보와링크트레이닝정보등의제한된번지를사용하였다. 현재공개된 EDID 버전은디스플레이포트를지원하지않기때문에모델링을통하여구현하였다. 제안된 EDID는재생할수있는영상의타이밍정보와음성의속성정보를저장하였다. Ⅳ 시뮬레이션및측정결과회로의모의실험은 Synopsys사의 VCS 시뮬레이터를이용하였고 FPGA 검증을위한합성툴로 Xilinx ISE 9.2i를사용하였으며, 검증에사용된보드는 SoC Master3를이용하였다. 그림 6은 Link Policy Maker에의해서 Link Training 상태의변화를나타내는모의실험결과이다. Link Training의주요상태인클록복원시퀀스 (Clock Recovery Sequence) 와채널복원시퀀스 (Channel Equalization Sequence) 는클록을복원할데이터가필요하고채널상에서데이터의신호감쇠가일어나는실제적인상황이필요하므로물리층의 IP들을모델링하여 Link Training을검증하였다. LinkTrainingState 는 Link Training의상태를나타내고 CRlock, Fig. 5. The data transmission sequence of I2C stretched 그림 5. Stretched I2C 데이터전송과정 Fig. 6. Link Training simulation waveform of Link Policy Maker 그림 6. Link Policy Maker의 Link Training 실험 (4)
A Design of DisplayPort AUX Channel EQdone, SYMBOLlock, INTERLANE는각각물리층의 CDR(Clock Data Recovery), Word Aligner와 Equalizer로부터입력되는신호를나타낸다. 그림 7은 Stream Policy Maker에서디스플레이장치가수신된데이터를재생할수있는지검사하는모의실험결과이다. HOR_ACTIVE와 VER_ACTIVE는그래픽카드에서송신하는영상데이터의해상도를나타낸다. Audio_spec은 InfoFrame data generator로부터수신된데이터이며 max_hor_freq, max_ver_freq, audio_info 등은 EDID로부터수신된데이터이다. 이세가지정보를바탕으로디스플레이장치에서영상재생이가능하면 stream_ready는 High" 가되어 Link Training이시작될준비가완료된다. AUX 채널을통해서이루어지는데이터의전송흐름은짧은시간에종료되므로 Xilinx의 ChipScope를사용하여데이터의흐름을확인하였다. 그리고메인링크구성완료를확인하기위해서그림 8과같이 FPGA보드의 LED를사용하여그동작을확인하였다. 그림 8에서 1,2,3번은각각 CRdone, DQdone, SYMBOLlock & INTERLANE을나타내고 4번은 Link 구성실패 5번은링크구성완료를나타낸다. 정상동작을확인하는그림 8의 1,2,3,5번의불이켜져있음을볼수있다. Fig. 8. The result of link training of auxiliary channel for DisplayPort 그림 8. 디스플레이포트보조채널링크트레이닝결과 Fig. 9. The simulation result of reconstruction video of receiver 그림 9. Stream Policy Maker의스트림데이터전송준비 실험 입력영상 복원영상 Fig. 7. Stream ready transport simulation waveform of Stream Policy Maker 그림 7. Stream Policy Maker 의스트림데이터전송준비실험 Fig. 10. The result of video data waveform by ChipScope 그림 10. ChipScope 를이용한영상복원결과파형 (5)
전기전자학회논문지 (Journal of IKEEE) Vol. 10. No.2 레이포트는현재개발중인인터페이스로비교할수있는칩이없고, FPGA의내부구조가고정되어있어낮은속도를얻었지만디스플레이포트 1.1a의 AUX 채널을동작시키기에는충분한속도이다. 그리고구현된 AUX 채널은약 62만게이트를사용하였는데동작검증을용이하게하기위해서메모리블록 (EDID, DPCD) 을 FPGA에함께구현하였기때문에사이즈증가를초래하였다. 메모리블록과메모리컨트롤블록이약 58만게이트를사용하므로 AUX 채널이차지하는블록은약 4만게이트로작은사이즈를갖는다. Fig. 11 The result of main link test with test pattern after the link training 그림 11 링크트레이닝후메인링크테스트패턴결과 그림 9 는링크트레이닝이완료된후메인링크를 통해테스트패턴이모니터에출력되는것을시뮬레 이션으로확인하였고, 그림 10 은 Chipscope 를이용하 여입력영상과출력영상을얻은것으로두데이터가 일치함을확인할수있다. 그림 11 은 AUX 채널의확 립후테스트영상을수신단으로보내정상적인영상 데이터송수신이이루어짐을보였다. 메인링크와디 스플레이포트 AUX 채널의성능을표 1 에정리하였 다. Table 1. Capability summary of DisplayPort AUX Channel 표 1. 디스플레이포트 AUX 채널성능요약 DisplayPort AUX Channel LUTs 3,315(6%) Flip Flops 1,466(2%) Maximum Frequency 168,782MHz Gate count 623,229 참고문헌 [1] Yong-woo Kim, Seong-bok Cha, Jin-ku Kang, "A Design of DisplayPort Link Layer," International SoC Design Conference, pp.45-48, Busan, Korea, November 2008. [2] VESA, VESA DisplayPort Standard, Version 1, Revision 1a, January 2008. [3] VESA, VESA DisplayPort Link Layer Compliance Test Standard, Version 1.0, September 2007. [4] VESA, VESA and Industry Standards and Guidelines for Computer Display Monitor Timing, Version 1.0, Revision 0.8, September 1998. [5] CEA, A DTV Profile for Uncompressed High Speed digital Interface, August 2005. [6] VESA, ENHANCED EXTENDED DISPLAY IDENTIFICATION DATA STANDARD, Release A, Revision 2, September 2006. Ⅴ 결론본논문에서는 DisplayPort의 AUX채널의설계및동작검증을보였다. 본논문은 SoC Master3 FPGA 보드를사용하여 3315개의 LUTs, 1466개의 Flip Flops, 최대동작속도 168.782MHz의결과를얻었다. 이를위해 Link Training 과정중실제물리층으로부터피드백되어입력되는신호는스위치로그역할을대신하였는데추후실제물리층블록이완성되면 FPGA 보드와통합연결하여테스트를진행하면 DisplayPort 전체시스템의검증이될것이다. 디스플 (6)
A Design of DisplayPort AUX Channel 저자소개 차성복 ( 정회원 ) 2007년 : 목원대학교전자공학과졸업 ( 공학사 ) 2009년 8월 : 인하대학교전자공학과 ( 공학석사 ) 2009년 8월 ~ 현재 : ( 주 ) 실리콘웍스재직중 < 주관심분야 > High Speed Digital Interface 윤광희 ( 정회원 ) 2008년 : 인하대학교전자공학과졸업 ( 공학사 ) 2010년 : 인하대학교전자공학과 ( 공학석사 ) 2010년 1월 ~ 현재 : ( 주 ) 실리콘웍스재직중 강진구 ( 정회원 ) 1983년 : 서울대학교 ( 공학사 ) 1990년 : New Jersey Institute of Technology 전기및컴퓨터공학 ( 공학석사 ) 1996년 : North Carolina State University 전기및컴퓨터공학 ( 공학박사 ) 1983년 ~ 1988년 : 삼성전자 ( 반도체 ) 1996년 ~ 1997년 : 미국 INTEL Senior Design Engineer 1997년 3월 ~ 현재 : 인하대학교전자공학부교수 < 주관심분야 > 고속 CMOS 회로설계, Mixed IC 설계, PLL/DLL/CDR, High Speed Interface IC, Display IC < 주관심분야 > High Speed Serial Interface 김태호 ( 학생회원 ) 2007년 : 인하대학교전자공학과졸업 ( 공학사 ) 2009년 : 인하대학교일반대학원전자공학과 ( 공학석사 ) 2009년 3월 ~ 현재 : 인하대학교전자공학과박사과정 < 주관심분야 > High Speed CMOS Interface IC (7)