40G/100G 이더넷표준기반의라인카드기술동향 Trends of Line Card Technology Based on 40G/100G Ethernet Standard 네트워크기술의미래전망특집 양충열 (C.R. Yang) 안계현 (K.H. Ahn) 김승환 (S.H. Kim) 고제수 (J.S. Ko) 김광준 (K. Kim) 광전송기술연구팀책임연구원광전송기술연구팀선임연구원광전송기술연구팀책임연구원광전송기술연구팀책임연구원광전송기술연구팀팀장 목차 Ⅰ. 서론 Ⅱ. 40G/100G 이더넷표준기반의라인카드개발동향 Ⅲ. 결론 * 본연구는지식경제부및정보통신연구진흥원의 IT 핵심기술개발사업의일환으로수행하였음. [2008-F017-01, 100Gbps 급이더넷및광전송기술개발 ] UCC, 트위터등멀티미디어콘텐츠증가, 유틸리티컴퓨팅과같은다양한신규서비스의급증, IPTV 등높은대역폭을요구하는애플리케이션의증가, 가상화데이터센터의등장과함께 40G/ 100G 이더넷기술이차세대광대역서비스대역폭요구에대한장기적해결방안의하나로제시되고있는가운데세계적으로 40G/100G 이더넷으로의네트워크의진화가시작되고있다. 본고에서는최근세계적으로뜨거운쟁점이되고있는차세대인프라 40G/100G 이더넷표준을기반으로하는디바이스및프로덕트의출시동향을살펴보고현재사용가능한상용칩을이용한 40G 이더넷라인카드의구조와향후구현가능한 100G 이더넷라인카드의구조그리고 40G/100G 이더넷상의 OTN 네트워크응용에대해고찰한다. 110
양충열외 / 40G/100G 이더넷표준기반의라인카드기술동향 I. 서론최근국가그린 IT 전략에따라추진목표로서그린 IT 제품개발및수출전략화와 IT 서비스그린화, 10배빠른안전한네트워크구축, 즉초광대역융합망구축및핵심기술확보, 고효율액세스네트워크구축등이설정되었다. 이에부합하는기술중의하나가최근고속이더넷기술의추세로세계적으로뜨거운쟁점이되고있는차세대 40G/100G 이더넷이다. 이는 40GE/100GE 기술이국가그린네트워크및차세대광대역서비스요구대역폭장기적해결방안의하나로전망되기때문이다. 비디오기반애플리케이션으로인해네트워크대역폭의필요성이더욱증가하고있는가운데 40G와 100G 고속이더넷이이를충족하면서나아가고성능컴퓨팅, 비즈니스연계, 가상, VOD, 저장장치, 비디오감시및 VoIP 같은대역폭집약적애플리케이션을크게성장시킬것으로전망된다. 특히, 데이터센터는지속적으로증가하는애플리케이션과이를활용한다양한서비스를제공하기위해성능, 효율성및확장성이업계들의요구사항이되고있으며, 가상화기술을도입함으로써빠른속도로변화하는고객요구에신속하게대응할수있는유연한 IT 인프라환경을제공할수있을것이다. 최근미국스탠포드대학의연구결과 [1] 에따르면, 2000년에서 2005년사이전세계데이터센터의에너지사용량은연간 710억 kwh/yr 에서 1500억 kwh/yr 이상으로 2배가넘게증가했으며, 특히한국을포함한아시아지역의데이터센터전력사용증가율이가장높은것으로알려지면서 2009년데이터센터용 40G/100G 이더넷라인카드의필요성이급부상하고있다. 궁극적으로 40G/100G 이더넷을제공을위해서 40G/100G 트렁크그룹을이용하여링크집성 (aggregation) 을통하여제공하는방법도가능하나싱글 40G/100G 이더넷은싱글 40G/100G 포트와케이블만관리하므로네트워크와호환성이높고관리가용이하며그린에너지, 즉전력효율또한매우높은장점을갖는다. 이러한이유로 40G/100G 이더넷기술이데이터센터네트워크집성업링크로인한속도및트래픽처리용량의증대를해결하기위해요구되고있다 [2]. 경제성에대하여 CIR의보고서에따르면, 40G 와 100G 이더넷은 2016 년까지 SONET 을대체하는등네트워크의대부분이 40G/100G 이더넷으로대체될것으로전망되고있다. 40G 이더넷시장이 100G 이더넷시장보다더클것으로기대하고있으며 2016 년까지세계시장이 40G 이더넷은 31억달러, 100G 이더넷은 12억달러로전망하고있으며 2010년국내데이터시장은 7억원규모로전망하고있어국가주도로선도하여시장경쟁력을확보하고국내유선통신제조업의신규시장을적극창출할필요가있다 [3]. 본고에서는 Ⅰ장서론에이어, Ⅱ장에서 IEEE 802.3 ba 이더넷 PHY 기반의 40G/100G 고속이더넷표준화동향과이를기반으로하는주요세계통신회사의프로덕트의개발동향을살펴보고, 현재출시되어있는상용칩을이용한 40G 이더넷라인카드의구조, 향후구현가능한 100G 라인카드구조및 OTN 네트워크응용에대해고찰하고, Ⅲ장에서결론을맺고자한다. Ⅱ. 40G/100G 이더넷표준기반의라인카드개발동향 1. 40G/100G 이더넷표준화동향이더넷가입자수가증가하고가입자단의고대역 111
Rate (Mb/s) 1,000,000 100,000 Core Networking Douling 10,000 ~ 18 mos 1,000 Gigabit Ethernet Server I/O Doubling ~ 24 mos 100 1995 2000 2005 2010 2015 2020 < 자료 >: An Overview: Next Generation of Ethernet IEEE 802HSSG_Tutorial_1107 ( 그림 1) 40G/100G 컴퓨팅및네트워킹 화가증가하며다양한인터넷서비스의폭발적인증가로고대역인터페이스의필요성이제기되었고, 2002년 6월저렴한가격및신속한개발을목표로 10G 이더넷표준화가완료 (802.3ae) 되었다. 이후 ( 그림 1) 에서보는바와같이서버와컴퓨팅트래픽이 2년마다 2배씩증가하고네트워킹은 18개월마다 2배씩증가하여 40G/100G 이더넷인터페이스의필요성이확인되었다. 특히 10GE 표준화에미포함되었던 OTN 기능으로 SDH/SONET 의장점을수용하고 IEEE와 ITU-T 와의상호협조가진행중이다. 2007년 7월 IEEE 802.3ba HSSH가시장요구에맞추어표준화하기위해시작되었고, 12월에새로운표준에대해연구하기위해공식적으로 TF가구성되었다. 속도및확장관점에서 100G가부적합으로결정되어서버 I/O에따른적합성및시장성을근거로 100G 외에 40G를포함하게되었으며대역기반서비스를위해 40G, 애플리케이션수용을위해 100G 가제안되었다. 40G/100G 이더넷 MAC/PHY 표준이 IEEE 802.3ba SG에의해 2010년 6월최종승인되었다 [4],[5]. 2. 40G/100G 이더넷개발동향 10 Gigabit Ethernet 100 Gigabit Ethernet 40 Gigabit Ethernet 2010 인터롭컨퍼런스에서 40G 이더넷이뜨거운 쟁점이되었고익스트림에서초기 40G 이더넷공급업체로지정되었다. Mellanox Technology는데이터센터와네트워크스토리지시스템용 40GE NIC(Connect EN 40G) 를 2009년 9월에출시하였고, Spirent/Ixia/EXFO/ JDSU 등에서 40G/100G 이더넷패킷분석장비를 2009년말부터출시하고있다. 또한, Ixia는 2009 년 12월인터롭에서 40GE/100GE CFP MSA 광트랜시버모듈을통해 10기가 10포트의 100G 이더넷트래픽을송수신하였고, 또 JDSU는 100G 이더넷테스트프로덕트를발표하였으며, 알카텔루슨트는 100GE 서비스인터페이스장비 (7450) 를 2010년상용화출시하였다. 쥬니퍼네트웍스, 시스코는표준화에부합하는 100GE 장비 (7000 업그레이드 ) 를준비중이다 [3]. Network World[6] 에의하면 Brocade Communication사에서데이터센터를위한 100G 이더넷서비스를준비하고있으며기존대비데이터센터에너지는 37% 까지감소한다고발표하였다. 데이터센터용 40GE/100GE를 2010년말까지출시할예정이며 2015년까지 1테라급시스템이예상된다고발표하였다. 그러나 40GE 의경우 10GE 가격의 7~8배, 100G 이더넷의경우 10G 이더넷가격의 20배가량가격이비싸므로저가화가필요한상황이다. 100G 이더넷서비스시장은기업의대역폭요구량과대부분의트래픽문제를해결하며오랫동안지속될것으로예상된다. 최근데이터센터의서버로 40G 이더넷서비스가준비되고있으며, 고성능컴퓨팅같은대역폭집약적인애플리케이션이고속이더넷의필요성을주도할것이다. 데이터센터는이미성능을향상시키기위해 10G 업링크를집성하고있어곧 40G 이더넷이서버시장에서가시화될것으로보이며, 40G와 100G 이 112
양충열외 / 40G/100G 이더넷표준기반의라인카드기술동향 더넷은대형라우터, 1테라급이더넷스위치시스템, 코어전송및백본네트워크에요구되고있다. ETRI는 40G/100G 이더넷연구프로젝트를수행중이며참여할기업을찾고있다. 저전력기능을갖는 10G 4 레인의데이터센터용 40G 이더넷라인카드, 40인치백플레인에서 40G 데이터를전송하기위한적응이퀄라이저, 그리고 4개의 10G 신호를 CWDM 방식으로광전송하는기능을수행하는 2포트 40G 이더넷광트랜시버, 그리고 10G/40G/100G 이더넷신호를백본망에서수용하여 2.5G/10G/40G/100G OTN 신호로인캡슐레이션및디캡슐레이션하여전송할수있는 OTH 프레이머칩등을개발하고있다. 3. 40G 이더넷라인카드개발가. 40G 이더넷요구사항 UCC 및멀티미디어콘텐츠증가, 유틸리티컴퓨팅과같은다양한신규서비스의급증, IT 아웃소싱의확대등으로데이터센터에대한수요가증가하고있는가운데 2009년에 클라우드컴퓨팅 (cloud computing) 이라는개념이새로등장하면서데이터센터는설계, 구축, 운용등모든면에서근본적인변화를요구받고있고, 그린네트워크기술이필수적으로요구된다. 최근상용화되고있는상용디바이스들은저전력규격요구조건을기본적으로생산하고 40G/100G 이더넷라인카드설계를위한요구사항을부합하기위해최적화되어있다. 따라서 40G 이더넷라인카드는 IEEE 802.3ba 표준을만족하는상용칩을최적조건에서조합하여고밀도, 고성능및저전력을위한시장요구를만족하고고속설계요구조건을부합함으로써낮은지터성능의 40G 광트랜시버성능을요구하는 40G 설계가가능하다. 40G 이더넷라인카드를위한사용자요구사항 [3] 은다음과같다. 40G 이더넷라인카드는 802.3ba 40GE MAC/PCS 기능을포함하여야한다. 40G 이더넷라인카드는 40GE 광트랜시버기능을포함하여야한다. 40G 이더넷라인카드의 PCS 데이터레이트는 40Gb/s이어야한다. 40G 이더넷라인카드의 PMA 는 4 레인 10G를지원하여야한다. 40G 이더넷라인카드는사용자요구에따라광대역서비스기능을제공하기위한기능을지원하여야한다. 40G 이더넷라인카드는고성능, 대용량및확장성은물론공간효율적인고밀도시스템과가상화클라우드컴퓨팅을위한차세대시스템에적합하도록설계되어야한다. 나. 40G 이더넷 PHY 표준 40G 이더넷물리인터페이스규격은표준 IEEE 802.3ba 프로토콜스택구조에따라 10G 4 레인으로제공된다. ( 그림 2) 는 PCS 계층및싱글 40G/100G 이더넷요구조건에관한표준 IEEE 802.3ba 프로토콜스택의개념도이다. Media Access Control(MAC) Reconciliation Sublayer Media Independent Interface(MII) Physical Coding Sublayer(PCS) Physical Medium Attachment(PMA) Physical Medium Dependent(PMD) ( 그림 2) 표준 IEEE 802.3ba 프로토콜스택 113
Backplane (XAUI) NP Vender: Ezchip Model: NP-4 40G MAC (802.3ba) 5.15G 8 5.15G 8 (MLD) SerDes Mux & PHY Vender: NetLogic Model: NLP10142X 10.3G 4 10.3G 4 (XLAUI) ( 그림 3) 상용칩을이용한 40G 이더넷 PHY 40GbE CFP Module Vender: Finisar Model: FTLQ7181EALS-10km FTLQ8181EBLM-100m ( 그림 3) 은 2010 년상반기출시된상용칩을이용하여 IEEE 802.3ba 40G 이더넷 PHY를수용하는 10G 4레인의인터페이스로 40G 이더넷라인카드를구현하기위한구조이다. 다. 40G 이더넷라인카드구조 ( 그림 4) 는 IEEE 802.3ba 에규정하는 40G 고속이더넷표준 [4] 을부합하기위한인터페이스구조이다. 기능별로크게외부네트워크로부터들어오는트래픽패킷데이터를수용하여목적지로스위칭하여전송하기위한데이터경로인터페이스 (data path interface) 와제어기능을처리하기위한대역외인터페이스 (side band interface) 로구분된다. Line Card PHY/ SerDes MAC/ Framer Side Band Interface Data Path Interface Search Engine Memory Payload Buffer NP Control Plane I/F TM Fabric ( 그림 4) 40G 이더넷라인카드인터페이스구조 < 표 1> 40G 라인카드용상용칩 Device Function Part Number Vendor ( 그림 5) 에 IEEE 802.3ba 이더넷표준에부합하는공통라인카드 (universal line card) 구조를나타내었다. 이구조에서 PHY 블록에 40G 이더넷 PHY 가채용되면 40G 이더넷라인카드하드웨어가되고, OTN PHY( 회색부분 ) 이채용되면 OTN 라인카드하드웨어가된다. 사용된주요상용칩은 2010년상반기에출시되었으며 < 표 1> 은 40G 이더넷을위한 40G PHY 상용칩으로 40G CFP MSA 광트랜시버, 넷로직의 40G SerDes Mux, 10G 급 SerDes 내장형알테라 FPGA 그리고 40G MAC 을내장하고있는 EZ NP- 4 네트워크프로세서 [7] 등이있다. Optic Transceiver 40G CFP MSA(1포트 ) FTLQ8181- EBLM Optic 40G CFP SCF0400L4- Transceiver MSA(1포트 ) xn-es01 Stratix IV GT 10G FPGA 40G PCS IP FPGA, EP4S40G5 40G PHY SerDes Mux NLP10142X EZ NP-4 MAC, Processor EZ NP-4 Finisar Sumitomo Altera NetLogic EZchip ORX OTX SFI FEC ODU4 PMD PMA PCS PCS CAUI RS MAC Lookup Memory/ Search Engine NP Ingress(VO) Queues TM(Ingress TM/VOQ) TM(Egress TM/Scheduler) Fabric Adapter Switch Fabric CP Egress Queues Optics PHY MAC NP TM/Queuing Fabric MAC ( 그림 5) IEEE 802.3ba 이더넷표준라인카드구조 114
양충열외 / 40G/100G 이더넷표준기반의라인카드기술동향 NP는패킷분류, 레이블생성 / 스와핑, 어드레스매핑및폴라이싱을수행하며, CPU에테이블관리및제어프로토콜을포위딩한다. NP의포워딩및마킹을기반으로 TM이패킷큐잉, 셰이핑, 스케줄링을수행한다. 패브릭은스위치를건너패킷을스케줄한다. 패브릭은고속 SerDes 를이용하여백플레인을통해구현된다. IEEE에서 MAC 디바이스용 XLAUI, CAUI, MLD를정의하고, ITU-T는 OUT-4 표준에근거한프레이머구현을추진하고있다. 라. 40G 광트랜시버 40G ( 그림 6) 의광트랜시버모듈은포트그룹과물리적네트워크인터페이스사이에서트래픽스위칭역할을한다. 사용된광트랜시버모듈, CFP MSA[8] 는 Stratix IV GT FPGA에직접 10G XLAUI 접속이가능하므로외부 PHY 디바이스가필요없어전체시스템복잡도가간단해진다. 40G 광트랜시버모듈은 4개의 10G 전기신호로다중화되며, 각각의전기신호는구동증폭기에서증폭된다음광신호로변환되고, 광다중화기 (Optical Mux) 를통하여하나의광섬 TX#p/n RX#p/n [MDIO] [Control/ Alarm] 4 4 CDR Control Interface TX-Optics 3 TX-Optics 2 TX-Optics 1 TX-Optics 0 RX-Optics 3 RX-Optics 2 RX-Optics 1 RX-Optics 0 Optical MUX Optical DMUX SCF0400L4 < 자료 >: Sumitomo, product Brief NPI-09010B, 2009. 11. ( 그림 6) 40G CFP MSA 광트랜시버 유로다중화된다. 수신부는광섬유를통하여전송된광신호가광다중화기를통하여 4개의광신호로분리되고, PIN PD를거쳐전기신호로변환된다. 변환된전기신호는증폭되고 4개의 10G 전기신호로출력된다. 광네트워크응용을위해핫플러그방식으로설계되었다. MDIO 관리인터페이스를통해기능적으로액세스되는루프백 (loop back) 기능을제공한다. 라인카드는 < 표 1> 에의거프로토콜에따라 40 GBASE-LR 와 40GBASE-LR 타입, 설계용량에따라 1포트용과 2포트로설계될수있다. 802.3ba TF 의표준에서는 40G 지원물리계층규격을 SMF 에서 10km, OM3 MMF에서 100m, 구리에서 10m, 그리고백플레인에서 1m로규정하고있다. 마. 응용서비스기능블록 FPGA 저전력레인제어, FEC 또는그밖의광대역응용서비스를제공하기위한서비스기능블록 (FPGA)[9] 이 CFP MSA 광트랜시버모듈과 40G SerDes 디바이스와 10G로인터페이스하기위해 IP 소프트웨어패키지형태로제공될수있다. 이는 IEEE 표준구조와독립적으로제공 (option) 하기위한서비스기능블록으로서이응용서비스기능블록을통해 FEC 기능, 그린에너지기능등차세대광대역응용서비스도제공할수있다. ( 그림 7) 에 10G FPGA를포함한구조를나타내었다. Altera의 STRATX-IV FPGA 는 11.3G 트랜시버를갖고있어서 client side에서외부 PHY 디바이스를사용하지않고도바로 CFP 광모듈과접속이가능하다. 여기서는 NP와 SerDes/Mux 를통하여인터페이스한다. Backplane (XAUI) NP Vender: Ezchip Model: NP-4 40G MAC (802.3ba) 5.15G 8 5.15G 8 (MLD) SerDes Mux & PHY Vender: NetLogic Model: NLP10142X 10.3G 4 FPGA 10.3G 4 Vender: Altera Model: EP4S40GS (XLAUI) 10.3G 4 10.3G 4 (XLAUI) 40GbE CFP Module Vender: Finisar Model: FTLQ7181EALS-10km FTLQ8181EBLM-100m ( 그림 7) 응용서비스기능블록을포함하는 PHY 구조 115
칩은작은로직용량과작은패키지가접합하며 OTN과호환되기위해서 -1, -2, -3 등 3개 speed grade 중에서 11.3G까지동작이가능한 speed grade -1이지원되는칩이필요하다. 바. PCS IEEE 802.3ba 표준은 40G/100G 이더넷을위한기술로물리적인멀티레인을지원하기위해이더넷인터페이스기능을수행하는프로토콜스택계층으로 PCS를규정하고있다. 이는가상레인데이터분배기술 [5] 로서 40G/100G 이더넷을한개의광선로로이용할수없는기술적한계때문에표준으로제안된기술이다. 가장중요한개념은가상레인으로서 40G/100G MAC 프레임을 64B/66B 블록단위로블록화하여 n개의가상레인에라운드로빈 (round robin) 방식으로할당하고 Rx PCS 는수신한데이터를정렬하여원래의 MAC 프레임형태로복원한다. ( 그림 8) 에서이를설명한다. PCS 송신단 (TX PCS & Virtual Lane Distribution) 에서 MAC 프레임을 64B/66B 형태로처리후, 4개의레인으로분 TX PCS & Virtual Lane Distribution 5 6 7 8 1 2 3 4 A A A A Skew Skew Skew Skew RX PCS 9 6 15 4 5 2 11 A 1 A 7 A 3 A Alignment 5 6 7 8 1 2 3 4 ( 그림 8) PCS 가상레인분배기술 산하여전송한다. 전송된데이터는 PCS 수신단 (RX PCS) 에서다시정렬하여원래의 MAC 프레임형태로복원되고, 각레인은각각다른경로를갖기때문에스큐 (skew) 가발생하며, 정렬 (alignment) 블록에서이스큐를보상한다. 송신단에서는주기적으로 A 를삽입하여보내주고, 수신단에서는정렬을수행하여스큐를보상한다. 이후분산된프레임을하나의프레임으로재조립하면원래의프레임으로복원된다. ( 그림 9) 는 40G와 100G 가상레인개념 [10] 을설명한다. 40G는 64B/66B 블록화된데이터가 4개의가상레인으로분배되고가상레인분배기술에의해 4개의전기적인레인으로대응된다음전기적레인은 PMA 에의해 4개의광레인으로대응되는과정을나타낸다. 또한, 100G는 64B/66B 블록화된데이터가 20개의가상레인으로분배되고가상레인분배기술에의해 10개의전기적인레인으로대응된다음전기적레인은 PMA에의해 4개의광레인으로대응되는과정을나타낸다. 송신한데이터와수신한데이터가같음을알수있다. PCS 40G Aggregate Stream (of 64B/66B words) 1 4 2 1 =66bit word PCS 100G Aggregate Stream (of 64B/66B words) 1 20 2 1 =66bit word =single bit Striping Sublayer Word Distributor VL 1 VL 2 VL 3 VL 4 Word Distributor VL 1 VL 2 VL 7 VL 8 VL 19 VL 20 < 자료 >: WP-01080-1.3, Altera Corporation ( 그림 9) PCS 가상레인개념 Bit Mux CTBI 1 CTBI 2 CTBI 3 CTBI 4 CTBI 1 CTBI 6 CTBI 10 116
양충열외 / 40G/100G 이더넷표준기반의라인카드기술동향 사. SerDes Mux[11] 본디바이스는 40GBASE-xR4, 100GBASE-xR4 및 100GBASE-xR10(802.3ba) 구현을지원하는트랜시버로 10G 이더넷 4 포트로 40G 인터페이스를지원한다. ( 그림 10) 에병렬에서직렬로변환하여데이터를전송하는경로를나타내었다. 40G 모드에서 2 레인인터페이스에서병렬데이터를수신하여시리얼로재전송한다. 이과정동안들어오는데이터는역시리얼화 (deserialized) 되고다중화되어전송된다. 40G/100G 모드로부터수신경로의첫컴포넌트는데이터입력수신부이다. 2 디퍼런셜 Tx data 페어에연결되고, 2 병렬스트림이 10비트코드워드로변환된다. Rx Data Transmit Receive Word Align 64B/66B Sync FIFO Scrambler 64B/66B Mux ( 그림 10) 병렬 / 직렬변환전송경로 Tx Data ( 그림 11) 에 IEEE 802.3ba PHY 구조를나타내었다. 그림에서보는바와같이 SerDes Mux는 8개의 5.15625G 인터라켄 (Interlaken) 인터페이스를 4 라인의 10G XLAUI 인터페이스로변환한다. 이후 PMA는 PCS와 PMD 사이에위치하며 n개의레인으 ASIC or FPGA ASSP Optical Module XLAUI MAC(40G) RS PCS MLD SerDes MUX PMA PMD 8 5.15625G XLAUI 4 10.3125G ( 그림 11) IEEE 802.3ba 40G PHY 구조 로구성된전기적인인터페이스를 m개의 PMD 레인으로대응시키는기능을한다. 40G/100G 이더넷에서는 PMA 가여러개로분리될수있으며비트레벨다중 / 기어박스 (gear boxing), 클럭, 데이터복구및클럭생성등의기능을한다. 아. 네트워크프로세서 40G 데이터프로세싱을위하여 full duplex 50G 를지원하는네트워크프로세서 (EZ NP-4)[12] 가필요하다. EZ NP-4 100G 네트워크프로세서는 IEEE 802.3ba 의 MAC ( 그림 11) 과같이 ASIC or FPGA( 점선부분 ) 등을내장하고있다. 네트워크프로세서는 TM 블록을통하여채널운용정보를 CPU 에전달하고 CPU는이를 TM 메모리에저장하며 FPGA 에서메모리룩업하여가상화를위하여채널을선택적으로제어하는기능을할수있다. ( 그림 12) 에 EZ NP-4 TM 데이터플로를나타내었다. TM_IDMA, TM_ODMA는데이터경로를다루고, PFQ 큐잉블록은디스크립터정보를다룬다. PFQ 큐잉블록은모든서비스프로비저닝 (provisioning), 큐잉 (queuing) 및스케줄링 (scheduling) 을책임지므로 TM 블록이기도하다. 내부스위치로부터도착하는패킷이 TM_IDMA 를통해 TM에들어가면, TM_IDMA 블록은링크테이블을업데이트하고패킷데이터를 TM 메모리에쓰고, 프레임포인터 ( 메모리내프레임위치 ) 를발생한다. 메시지는 IDMA 발생정보 ( 프레임포인터와길이 ) 와 TOP 내용 (Flow ID, 패킷길이, 패킷미터링컬러, 인터패킷갭세팅, 패킷스위치 ID) 을가진프레임으로통과한다. 패킷디스크립터 (descripter) 가 WRED 블록 ( 드롭또는큐를결정 ) 을통과하고, 플로 ID를따라큐잉블록속으로큐된다. 디스크립터와큐는패킷데이터로 TM 메모리에저장된다. 계층스케줄러는 117
NP-4 Statistic Counters Statistic Block Traffic Manager Events Concatenated Events TM Loopback Frame Data TM_IDMA Frame Desc. WREQ TM Bypass Queuing Control TM Memory Scheduling Shaping Priority WFQ Control ( 그림 12) EZ NP-4 TM 데이터플로 Packet Switch Frame Frame Descripter Data TM_ODMA Loopback to TOPs Frame 전계층에서폭주, QoS 및대역폭보장상태기반으로큐로부터오는패킷을스케줄한다. 계층스케줄러는셰이핑, 우선순위및폭주관리블록을가지고스케줄링프로세스를실행한다. 패킷이패킷스위치에도착하고, 목적지와서비스등급별로출력큐에놓인다. 패킷은 TM_ODMA로보내져전송되거나 2차연결 (concatenated) TM 플로를위해재순환 (recycle) 된다. 자. CPU 40GE 라인카드에탑재되는 CPU 는 MPC8543급이며, ( 그림 13) 에 CPU 블록구조를나타내었다. CPU는 PCIe 버스인터페이스를제공하는온보드디바이스또는모듈타입 (Host CPU Mezzarnine Card) 이적용가능하다. NP-4 Network Processor PCI to PCIe PLX PCI 33/66 MHz ( 그림 13) CPU 구조 Local Bus FPGA Freescale8543 Mezzanine Card Host + Driver Linux 4. 100G 이더넷라인카드개발가. 100GE 라인카드구조 ( 그림 14) 는 IEEE 802.3ba 이더넷표준기반의 40G/100G 라인카드기본형상구조 [1],[4],[13] 를보여준다. 기본구조는 40G 이더넷라인카드와유사하나라인카드내부품구조의복잡도와네트워크프로세서등성능이달라진다. 100G 연구시제품은 2007년독일의시멘스 (Fischer) 에의해이미입증된바있고, 2008년에는 Comcast( 미국 ) 와시스코에의해 IEEE 802.3ba 100G 이더넷표준에부합하는시험을수행한바있다. 2010년 6월 IEEE 802.3ba 이더넷 PHY 표준이승인됨에따라통신업체들로부터 2011년부터표준에부합하는 100G PHY 디바이스및 100G 장비등프로덕트가출시될것으로예상된다. 100G 전이중 (full duplex) 속도를지원하는단일칩네트워크프로세서 (EZ NP-5) 와 100G PHY 칩은 2012년말경에상용칩 [6],[14] 이출시될예정이다. 또한, 100G 이더넷라인카드는 PCS 레인의다중화개념을표준으로채용하고있으며 10 레인의 10G 와 4 레인의 25G가필요하다. 이를위한디바이스는연구실험실수준이고아직상용화되지않고있다. 따라서 100G 이더넷라인인터페이스를갖는이더넷프 118
양충열외 / 40G/100G 이더넷표준기반의라인카드기술동향 Optical Module MAC/ PHY TCAM Statistics Network Processor TM CPU Fabric Interface Search & TM Buffer ( 그림 14) 40G/100G 라인카드기본형상구조 < 표 2> 100G 다중레인용디바이스 10G 4 레인 광모듈접속부인 10G 10 정합디바이스가있음 (2010 년 2 분기에 NetLogic 칩출시예정 ) 10G 를지원하는 FPGA 가있음 NP-4(2 칩으로 100G 구성 ) 25G 4 레인 Switch Fabric 1 Switch Fabric 2 현재광모듈접속부인 25G 4 정합 25G 4 디바이스가없음 (2011 년 2 분기 Net- Logic 칩출시예정 ) 현재 25G 를지원하는 FP- GA 가없음 NP-4(2 칩으로 100G 구성 ) 로덕트는 2013 년 ~2016년에본격상용화될것으로전망된다. < 표 2> 에 10G 10 레인과 25G 4 레인의 PCS 디바이스전망을기술한다. 66B Blocks PCS Block Striper 20 VLs Align Marker Addition 20 VLs 2:1 Mux, Gearbox 10 M/G 2:1 Mux, Gearbox < 자료 >: 2009 Altera WP ( 그림 15) 100G PCS 채널전송경로 Ser- Des n SerDes Ser- Des 메커니즘을통해 20 가상레인 (virtual lane) 위에스트립 (stripped) 된다. 마커 (marker) 가동시에가상라인에추가된다. 마커는수신 PCS 블록에서가상레인으로부터데이터를식별하고, 디스큐 (deskew) 하고기록하기위해사용된다. 그리고 100G 집합데이터스트림을재조립하기위해사용된다. 20개가상레인은궁극적으로 10 레인의 10.3125G PMA로다중화되고그데이터는역다중된다. 수신채널은 10 레인으로부터데이터를역다중해서 20개가상레인에전달된다. 수신채널은디스큐되고정렬되어 66B 데이터스트림을재구축한다. 나. 100G PCS 채널 ( 그림 15) 에예로 Altera 에서제공하는 100G PCS 채널송수신경로를나타내었다 [14]. 먼저 MAC 데이터가 64/66B의연속스트림으로인코드되고스크램블된다. 66비트스크램블된데이터는라운드로빈 다. 40G/100G 이더넷응용 IPTV 등높은대역폭을요구하는애플리케이션의증가와함께 40G/100G 이더넷기술이차세대광대역서비스대역폭요구에대한장기적해결방안의하나로제시되고있다. ( 그림 16) 시스코의 40G/100G Business Corporate Mobile Residential STB Residential STB MSPP Cable ETTH DSL PON < 자료 >: 미래인터넷전망과사업, Cisco 특징및기능 10GE/40GE 고속인터페이스 10GE/IPoDWDM 을통한비용절감 서비스통합 (Date/Voice/Video/ 무선 ) 사용자 / 서비스구분, 보장, 지속, 유연성 Edge Network 기업용인터넷기업용 VPN to Cloud IPoDWDM 10GE/40GE 개인인터넷음성 / 비디오서비스 Cloud 고객 ( 그림 16) 미래인터넷서비스구조 특징및기능 수 Tbps 이상의용량 40/100GE 고속인터페이스 IPoDWDM 을통한비용절감 Core Network 40G IPoDWDM 특징및기능 신규서비스창출 투자 / 운영효율성극대화 완전가상화 / 자동화 Video Head End Office Cloud Network Service Hosting Service Storage Utility Service Unified Communication Unified Infra Streaming Service 119
이더넷의미래서비스전망에따르면, 40G/100G 고속이더넷인터페이스가에지네트워크와코어네트워크에필수적으로요구되고또한, IPoDWDM( 파장분할다중화방식 ) 을통해비용절감형서비스가가능함을예측하고있음을보여주고있다. 100G OTN 라인카드구조 [15] 는 ( 그림 5) 에서이더넷 PHY 부분이 OTN PHY( 진회색부분 ) 로대체된다. IEEE 802.3ba는 2.5G(OTU1)~10G(OTU3) 라인속도를갖는기존 OTN 뿐아니라 100G OTU4을통합한속도에서 OTN 인터페이스를규정하고있다. 이를위해 40G와 100G OTN 표준에서다음을목표 [16] 로하고있다. - 전이중 (full duplex) 동작지원 - 802.3 MAC 표준을이용한 802.3ba/ 이더넷프레임포맷유지 - 802.3ba 표준의최소및최대프레임사이즈유지 - MAC/PCS 서비스인터페이스에서 10-12 BER 지원 - 40G/100G MAC 데이터속도지원 - 매체에서 40G/100G 운용을지원하는물리계층규격지원 100G 이더넷은 ( 그림 17) 100G 응용 [17] 에서보는바와같이 OTN 네트워크에응용가능하다. OTN은프레임헤더내에 OAM&P 기능의정보를전송할수있으므로 SONET/SDH 가제공하는관리기능을동일하게제공한다. 응용분야는백본통합, 데이터센터네트워크및기업네트워크그리고 100G 이더넷전송에서전송과이더넷통합등에응용될수있다. 현재로서는 OTN 장비는 OAM 등이고가로만들어져그필요성이나존재의가치에대해그다지부각 Services up to 40Gb/s 40 or 100Gb/s Handoff 40 and 100Gb/s Transport OTU3/4 < 자료 >: 참고문헌 [17] JISC, Ciena ( 그림 17) 40G/100G 이더넷응용 되지않고있는실정이다. 그러나구글 TV 등이등장하면서현재대역은서로간에텍스트에서영상까지공유하므로요구대역폭이더욱커지고 OTN의중요성은향후더욱부각될것이다. 단, 대역폭만커질것이아니라네트워크트래픽의출렁임 (fluctuation) 또한더욱심해지기때문에네트워크중간에 IDC, 클라우드컴퓨팅이많은부분해결방안이될수있다. 당분간인터넷이나웹트래픽을직접수용하는것은이더넷망이될것이고일부구간은초고속이더넷네트워크자체로가능할것이다. 그러나궁극적으로이더넷네트워크와 OTN 의융합구조가미래네트워크의해결책으로응용될수있다. Ⅲ. 결론 Ethernet Switch Networks Interconnected by DWDM Links 본고에서는최근세계적으로뜨거운쟁점이되고있는 IEEE 802.3ba, 40G/100G 이더넷표준을기반으로하는디바이스및프로덕트의출시동향을살펴보고현재사용가능한상용칩을이용한 40G 이더넷라인카드의구조와향후구현가능한 100G 이더넷라인카드의구조그리고 40G/100G 이더넷상의 OTN 네트워크응용에대해고찰하였다. 싱글 40G/100G 이더넷은싱글 40G/100G 포트와케이블만관리하므로네트워크와호환성이높고관리가용이하며그린에너지, 즉전력효율또한매 120
양충열외 / 40G/100G 이더넷표준기반의라인카드기술동향 우높은장점을갖는다. 본고의 40G 이더넷라인카드는사용자요구에따라광대역서비스기능을포함할수있는구조로서이를위해광모듈과 40G 이더넷 PHY간광대역응용서비스기술을추가하는기술 ( 하드웨어적 / 소프트웨어적 ), 다양한패킷타입에대해패킷을탐색및분석하고모델링하는마이크로코드기술, 이더넷시험및검증기술, IDC용 100G 이더넷라인카드 40G/100G 이더넷광모듈정합기술, 데이터센터또는백본집성 40G 업링크등의 100G 이더넷기반기술이축적될수있다. BER CAM CAUI CIR DMA DMUX FEC HSSG IDC IDMA IP IPoWDM IT LPI MAC MDIO MLD MSA NIC 용어해설 XLAUI/CAUI(40/100 Gigabit Attachment Unit Interface): 칩간또는칩과모듈간상호연결에사용, 40Gbps/100Gbps PMA 연결을연장하기위한 PMA 서비스인터페이스 약어정리 Bit Error Rate Content Addressable Memory 100G Attachment Unit Interface Communications Industry Researchers Direct Memory Access block De-multiplexer Forward Error Correction High Speed Study Group Information Data Center Input DMA Internet Protocol IP over Wavelength Division Multiplexing Information Telecommunication Low Power Idle Media Access Control Management Data Input Output Multi Lane Distribution Multi Source Agreement Network Interface Card ODMA Output DMA OTN Optical Transport Network PCS Physical Coding Sublayer PD Photo Diode PFQ Per Flow Queuing(TM 이라고도함 ) PHY Physical PMD Physical Media Dependant SerDes Serial, Deserial TCAM Text CAM TF Task Force TM Traffic Management(internal block) TOP Task Optimized Processor UCC User Created Contents WFQ Weighted Fair Queuing WREQ Weighted Random Early Discard XLAUI 40G Attachment Unit Interface 참고문헌 [1] http://www.idg.co.kr/newscenter/common/n ew-commonview.do?newsid=61578. [2] An Overview: The Next Generation of Ethernet IEEE 802 Plenary, Atlanta, GA, Nov. 12, 2007. [3] Blade Network Technologies, 40G and 100G Ethernet, Technical Brief, 2008, pp.1-3. [4] 신종윤, 안계현, 김승환, 김종호, 양충열, 고제수, 40G/100G 이더넷기술및표준화동향, 전자통신동향분석, 제24권제1호, 2009년 2월, pp.32-42. [5] IEEE 802.3ba, Part 3: Carrier Sense Multiple Access with CSMA/CD Access Method and Physical Layer Specifications, 22 June 2010. [6] Brocade Reading 100G Ethernet for Data Centers, http://www.networkworld.com/news/2010/ 081910-brocade-readying-100g-ethernetfor.html?source=NWWNLE_nlt_datacenter_ 2010-08-24. [7] NP-4 Network Processor, Document number: 27-7884-14, EZ Chip, 2009. [8] CFP MSA Draft 1.0, 23 Mar. 2009. [9] Optical Transport Networks for 100G Implementation in FPGA, WP-01115-1.1, Altera FPGA, July 2010, Altera Corporation. 121
[10] Enabling 100 Gigabit Ethernet Implementing PCS Lane, P/N 915-0909-01 Rev B, IXIA, May 2009. [11] Knowledge-based Processors, 2M, 1M, 512K, 256K, and 128K Recoders, NL11000RA, Feb. 2010, Netlogic. [12] EZ NP-4 Network Processor Architectural Specifications, Document number: 27-7884- 14, 2009. [13] Using 10-Gbps Transceivers in 40G/100G Applications, Feb. 2010, WP-01080-1.3, Altera Corporation. [14] Raza Rizvi, 100G Ethernet and Beyond: Preparing for the Exabyte Internet, JISC, July 2009, pp.18-19. [15] Christian Hermsmeyer, Towards 100G Packet Processing; Challenges and Technologies, Bell Labs Technical Journal, DOI: 10.1002/bij. [16] Altera White Paper, Optical Transport Networks for 100G Implementation in FPGA, July 2010, Altera Corporation. [17] Ciena WP-048 6.2009, The Road to 100G Networking, 2008, pp.1-5. 122