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2 공학석사학위청구논문 지연고정루프를이용한스프레드스펙트럼클럭발생기설계 Multi Spread-ratio Spread Spectrum Clock Generator using the Delay Locked Loop 2008 년 2 월 인하대학교대학원 전자공학과 ( 정보공학전공 ) 노병진

3 지도교수강진구 이논문을석사학위논문으로제출함

4 이논문을노병진의석사학위논문으로인정함 2008 년 2 월일 주심박우상 부심강진구 위원윤광섭

5 Multi Spread-ratio Spread Spectrum Clock Generator using the Delay Locked Loop by Byeong-Jin Noh A THESIS Submitted to the faculty of INHA UNIVERSITY in partial fulfillment of the requirements for the degree of MASTER OF PHILOSOPHY Department of Electronic Engineering February 2008

6 목차 목차 i 그림목차 iii 요약 vii Abstract viii 제 1 장서론 1 제 2 장배경이론 LCD 모듈의구성 타이밍콘트롤러의구성 스프레드스펙트럼클록발생기의필요성 스프레드스펙트럼클록발생기의성능변수 주파수확산범위 변조종류 확산비율 변조율 변조파형 전력감쇄 스프레드스펙트럼클록발생기의주요성능변수 전자기간섭현상 (EMI) 감소레벨의계산 DLL의기본원리 DLL의기본구성 DLL의기본동작원리 False Lock Problem 21 제 3 장 Spread Spectrum Clock Generator using the DLL 23 - i -

7 3.1 전체구조 제안하는 SSCG의세부블록설계 위상검출기 지연보정회로 False Lock Detector 전하펌프 전압제어지연체인 SSCG생성블록설계 스프레드컨트롤 modulation 주파수부분의세부설명 레이아웃 40 제 4 장실험및고찰 위상검출기 전하펌프 전압제어딜레이라인 DLL시뮬레이션 Spread Spectrum Clock Generator using the DLL 49 제 5 장결론 50 참고문헌 - ii -

8 그림목차 그림 2.1 Digital LCD 모듈의구성도 3 그림 2.2 LCD 모듈의 TCON 내부구성도 4 그림 2.3 일반적인분주기를사용한 SSCG 회로도 5 그림 2.4 스프레드스펙트럼클록발생기의주파수확산범위 7 그림 2.5 스프레드스펙트럼클록발생기의변조종류 8 그림 2.6 스프레드스펙트럼클록발생기의변조파형과주파수관계 9 그림 2.7 변조파형에따른스펙트럼의확산형태 10 그림 2.8 스프레드스펙트럼클록발생기의전력감쇄 11 그림 2.9 스프레드스펙트럼클록발생기의출력주파수스펙트럼과주요성능지표 12 그림 2.10 DLL의기본블록다이어그램 17 그림 2.11 DLL의기본블록다이어그램 19 그림 2.12 올바른락킹을위한초기상태 20 그림 3.1 제안하는스프레드스펙트럼클럭발생기의전체블록다이어그램 23 그림 3.2 DLL블럭의 VCDL에서생성되는 Multi phase 클럭 24 그림 3.3 일반적인 3상태위상검출기회로 26 그림 3.4 입력주파수와출력주파수에따른 PFD 출력 27 그림 3.5 사용된 3상태위상주파수검출기의알고리즘 27 그림 3.6 설계된위상검출기 28 그림 3.7 차동입력의지연보정 29 그림 3.8 UP신호측차동입력의지연보정회로 29 그림 3.9 Down 신호측차동입력의지연보정회로 30 그림 3.10 False Lock Detector 회로설계 30 그림 3.11 차동입력전하펌프 32 그림 3.12 전하펌프에사용된오류증폭기 33 그림 3.13 전압제어지연체인의블록다이어그램 34 - iii -

9 그림 3.14 SSCG 의 Spread ratio를판단하여 Up/Down를발생하는블럭 35 그림 3.15 DLL이 Locking이된상태에서의동작 35 그림 3.16 Down신호를생성하는클럭동작 37 그림 3.17 UP 신호를생성할때의클럭의동작 37 그림 3.18 위상검출기레이아웃 40 그림 3.19 False Lock Detector 레이아웃 41 그림 3.20 밴드갭레이아웃 41 그림 3.21 전하펌프 (Charge Pump) 레이아웃 42 그림 3.22 전압제어딜레이라인의레이아웃 42 그림 3.23 제안된 SSCG전체 Layout 43 그림 4.1 위상검출기이득곡선 44 그림 4.2 전하펌프의전압순응영역곡선 45 그림 4.3 딜리이라인의생성클럭 (a) 지연단의생성클럭이한주기보다큰경우 (b) 지연단의생성클럭이한주기보다작은경우 46 그림 4.4 VCDL의전압에따른지연값 47 그림 4.5 (a) conventional DLL의 VCDL의컨트롤전압 (b) DLL클럭의주파수분석그래프 48 그림 4.6 확산스프레드스펙트럼을수행하는 2번째전압제어지연단의컨트롤신호 49 그림 4.7 2개의 VDCL의컨트롤전압 50 그림 4.8 SSCG 생성클럭의 DFT분석과에너지분포그래프 51 - iv -

10 Figure Contents Fig 2.1 Diagram of Digital LCD module 3 Fig 2.2 TCON intenal subblock of LCD module 4 Fig 2.3 Design of conventional SSCG using Divider 5 Fig 2.4 SSCG frequency spreading range 7 Fig 2.5 modulation class of SSCG 8 Fig 2.6 Relationship between modulation frequency and modulation profile about SSCG 10 Fig 2.7 spreading shape depend on the modulation profile 11 Fig 2.8 power reduction of SSCG 12 Fig 2.9 performance and ouput frequency spectrum of SSCG 13 Fig 2.10 Basic of DLL Block diagram 17 Fig 2.11 Basic of DLL Block diagram 19 Fig Initial condition for proper delay locking 21 Fig 3.1 Total block diagram of proposal SSCG PLL 24 Fig 3.2 multi phase clock generating VCDL of DLL block 24 Fig 3.3 conventional three state phase detector circuit 26 Fig 3.4 PFD output depend on the input/output frequency 27 Fig 3.5 Algorithm of 3-state phase frequency detector 27 Fig 3.6 Designed PFD 28 Fig 3.7 Delay correlation of differential input 29 Fig 3.8 Delay correlation circuit at UP signal 30 Fig 3.9 Delay correlation circuit at Down signal 30 Fig 3.10 False Lock Detector circuit 31 Fig 3.11 differential input charge pump 32 Fig 3.12 Error amplifer at charge pump 33 - v -

11 Fig 3.13 Block diagram of Voltage controlled delay Line 34 Fig 3.14 UP/Down signal generated block configurating Spread ratio 36 Fig 3.15 Operation in Locking at DLL 37 Fig 3.16 Operation generating Down signal 37 Fig 3.17 Operation generating UP signal 37 Fig 3.18 PFD Layout 40 Fig 3.19 False Lock Detector Layout 41 Fig 3.20 Bandgap layout 41 Fig 3.21 Charge pump Layout 42 Fig 3.22 Voltage control delay Line Layout 42 Fig 3.23 proposed SSCG Top Layout 43 Fig 4.1 PFD gain graph 44 Fig 4.2 voltage compliance of charge pump 45 Fig 4.3 Delay Line generated clock (a) late clock before 1 T (b) early clock after 1 T 46 Fig 4.4 Delay variation at VCDL voltage 47 Fig 4.5 (a) the control voltage of conventional DLL (b) DLL clock frequency graph 48 Fig 4.6 control signal of second VCDL 50 Fig 4.7 control voltage of VCDL 51 - vi -

12 요약 본설계는기존의주파수합성기에서사용되는구조와는달리지연고정루프를이용하여간단하고도쉽게구현이가능한삼각파형태의 modulation profile형태를구현함으로서출력주파수의스펙트럼확산을이용하여출력신호의주파수별전력밀도를줄여전자기간섭현상을효과적으로줄일수있다. 본구조에선락킹된클럭과확산스펙트럼된클럭모두를생성하게되어수신단에서의클럭복원에이용할수있을뿐아니라 EMI를줄일수있는효과를동시에볼수있다. 제안한회로는 0.18um 1P-6M TSMC CMOS 공정을사용하여설계하였으며 Cadence Analog Design Environment 시뮬레이션툴과 HSPICE 시뮬레이션툴을이용해모의실험및검증하였다. 모의실험결과 1.8V 전원공급에 XGA급 LCD의도트주파수인 50MHz를기준으로멀티클럭의선택여부에따라스프레드비율을가지며주파수스프레드범위에서 10dB의주파수별전력밀도감쇠를얻을수있었으며, 전력소비는 115mW 이었다. - vii -

13 Abstract In this paper, we proposed a spread spectrum clock generator using the DLL. Generally in frequency synthesizer, spread spectrum clock generator is realized using the PLL(phase Locked Loop) and also SSCG block is optional in receiver. when SSCG mode in receiver, we need another frequency DLL/PLL for Locking the retimed clock. We use a conventional DLL and triangular wave generator which directly control the voltage controlled delay Line. This additional block set the variable spread range which depend on the two n-stage clock. This Architecture can generate both the Locking clock and spread spectrum clock. This circuit has been simulated in TSMC 0.18um CMOS technology. Simulation result presents the center spread power dissipation from 1.8V supply is 115mV. the chip area is 0.45um x 0.55um - viii -

14 제 1 장서론 디스플레이산업에서보다높은해상도에대한요구는계속되어왔고이에따라호스트로부터디스플레이패널까지그리고패널안에서의보다빠른데이터전송이요구되고있다. 1990년대말에는 300Mbit/s의대역폭을필요로하는 VGA (video graphic array) 에서 850Mbit/s를대역폭을필요로하는 XGA (extended graphic array) 로바뀌어갔고 2Gbit/s의대역폭을갖는 UXGA (ultra extended graphic array) 또한시장에나오기시작했다. 또한노트북이나 PC 모니터뿐만아니라 LCD TV 시장이급속하게성장함에따라보다큰패널크기와보다높은해상도에대한요구가더욱높아지고있으며데이터전송속도에대한요구는커지고있다. 이렇게최근 LCD 디스플레이의해상도가점차증가하고데이터입력비트수가증가함에따라내부데이터들의동작주파수가점점빨라지게되어고주파에서의전자기간섭현상 - EMI (electro magnetic interference) - 이두드러지게발생되고있다. 그로인해주변회로의오동작을유발하여대형고해상도디스플레이장치에서의큰문제점으로드러나고있다. 이러한전자기간섭현상을줄이기위해특별한레이아웃기술, 차폐, 슬류레이트조절, 저전압차동시그널링, 스프레드스펙트럼클록등의여러가지방법들이제안되고있다. 본논문에서는일반적인딜레이고정루프 (DLL) 를이용하여간단한디지털회로의추가로확산스펙트럼클럭을생성한다. 기존의확산스펙트럼에비해작은칩사이즈와락킹클럭과확산클럭두가지를다생성할수있으며뿐만아니라확산대역클럭의범위도다양하게구현할수있다. 본논문의구성은제 2장에서기본적인 DLL의동작원리와기본블록들의동작원리를서술하였고 3장에서는설계된확산스펙트럼클럭발생기의세부블록들과그들의설계및고려사항등을알아보고하였다. 4장에서는각블록의실험및고찰결과파형들과 5장에서는그것들의레이아웃을보여준다. 6장에서결론을지으며논문의결론을짓는다

15 제 2 장배경이론 본장에서는일반적인스프레드스펙트럼클록발생기의응용분야와필요성, 그리고스프레드스펙트럼클록발생기의중요성능지표가무엇인지에대해서알아보고스프레드스펙트럼클럭발생기에사용된 DLL에관하여알아보도록하겠다. 2.1 LCD 모듈의구성 일반적인 LCD 모듈은그림2.1 에서볼수있듯이각화소를구성하는 TFT-LCD (Thin Film Transistor - Liquid Crystal Display) 의배열과각각의화소를구동시키기위한 CD (Column Driver, or SD, Source Driver) 와 RD (Row Driver, or GD, Gate Driver), 그리고그래픽소스에서보내어진그래픽신호를각각의구동드라이버에나누어보내주는역할을하는 TCON (Timing Controller) 로구성된다. PC의그래픽카드 ( 그림 2.1 에서의 graphic source) 에서는영상신호를고속으로전송하기위하여높은주파수의클록을사용하여데이터를직렬화한후 LCD 모듈로전송하게된다. 전송된신호는그래픽카드와 LCD 모듈 ( 모니터 ) 을연결하는전송선로를거쳐 LCD 모듈의 TCON에서수신된후, 원래의병렬신호형태로복원되어, LCD 패널의해상도와주사율 (refresh-rate) 에적합하도록처리되고분배되어 CD와 RD로하여금각각의 LCD 화소를구동하도록전송된다. 다시말하면, LCD 모듈은크게 TFT-LCD 배열과, 구동드라이버, 그리고 TCON, 이렇게세부분으로나눌수있다

16 2.2 타이밍콘트롤러의구성 그림 2.1 의 LCD 모듈에서구동드라이버에데이터를분배하는역할을하는 TCON 의내부구조를그림 2.2 에도시하였다. 그림 2.1 Digital LCD 모듈의구성도 Fig 2.1 Diagram of Digital LCD module TCON은영상공급원으로부터고속의직렬화된영상신호를받아들이는수신단 (Receiver) 과직렬화된영상신호를각각의구동드라이버로전송하기위해병렬화하여원래의영상신호로복원하고, 복원된영상신호를 TFT-LCD 각화소를구동시켜주는구동드라이버에적절한시간에분배되도록데이터의시간적배열을해주는데이터처리부, TCON 내부에서사용되는클록과데이터를전송될때사용되는전송클록 (Carrier Frequency) 을발생시켜주는클록발생부, TCON에서분배된영상신호를구동드라이버로전송시켜주는송신단 (Transmitter) 으로나눌수있다. 이중, 본논문에서논하고자하는스프레드스펙트럼클록발생기는구동드라이버로전송되는영상신호를전송하는데필요한클록을발생시켜주는역할을하며 - 3 -

17 주파수발생부에포함된다. 그림 2.2 LCD 모듈의 TCON 내부구성도 Fig 2.2 TCON internal sublock of LCD module - 4 -

18 2.3 스프레드스펙트럼클록발생기의필요성 최근들어 LCD 디스플레이의해상도가높아지고데이터입력비트수가증가함으로써 TCON과구동드라이버사이의버스라인수가증가하고그로인한심각한데이터병목현상과전자기간섭현상이발생하게되었다. 이러한전자기간섭문제를해결하기위해 RSDS, mini-lvds, PPDS등의다양한인터페이스방식에대한연구와함께여러가지신호처리방법이연구되어지고있으며, 이중가장효과적인방법으로알려진스프레드스펙트럼클록발생기 (SSCG - Spread Spectrum Clock Generator) 에대한연구는최근에도활발히진행되고있다. 그림 2.3 일반적인분주기를사용한 SSCG 회로도 Fig 2.3 Design of conventional SSCG using Divider 스프레드스펙트럼클록발생기는출력신호의중심주파수를주기적으로변화시켜주파수별출력전력을낮춰줌으로써효과적으로전자기간섭현상을줄여주는방법으로분주기의분주비를주기적으로바꾸어주는방법 [2][3], 다위상클록을이용하는방법, 특별한디지털신호처리를이용하는방법 [4-6], 전압제어발진기의제어전압을직접변화시켜주는방법 [7] 등, 여러가지방법들이제시되어지고있다. 일반적으로많이연구되어지고 - 5 -

19 상용화되어진스프레드스펙트럼클록발생기들은대부분그림 2.3 에도시 되어진 Σ-Δ 변조기와분수형분주기를사용하여주기적으로분주비를변화 시켜주어출력주파수의스펙트럼을확산시켜주는방식을채택하고있다

20 2.4 스프레드스펙트럼클록발생기의성능변수 스프레드스펙트럼클록발생기의성능을평가하는주요성능지표는그림 2.9 에나타내어진바와같이주파수확산범위, 변조종류, 확산비율, 변조파형, 변조율 ( 변조주파수 ), 전력감쇄량이다. 본장에서는우선이러한각각의주요성능지표에대하여알아보도록하겠다 주파수확산범위 (Δf) 스프레드스펙트럼클록발생기에주파수확산범위 (Δf) 는그림2.4 에서와같이출력주파수의스펙트럼이확산되었을때, 출력되고자하는중심주파수로부터얼마만큼의주파수가변화하는지를의미한다. 변조주파수범위라고도하며, 이주파수확산범위가넓어질수록출력신호의주파수별전력밀도는더욱많이감쇠한다. 그러나주파수확산범위가너무넓을경우데이터를전송받게되는수신단에서올바르게데이터를처리할수없게되는경우가발생하기도하므로응용대상의주파수대역에따라서적절히주파수확산범위를정해주어야한다. 그림 2.4 스프레드스펙트럼클록발생기의주파수확산범위 Fig 2.4 SSCG frequency spreading range - 7 -

21 2.4.2 변조종류 변조종류는그림 2.5에서와같이중심주파수 (fc) 를기준으로출력주파수가양방향으로변조되는지, 하향변조되는지혹은상향변조되는지의여부에따라센터스프레딩, 다운스프레딩, 업스프레딩으로나뉘게되며이러한변조종류방식에따라확산비율을정하는방식이다르다. 확산비율의의미와정리는다음절에서다루도록하겠다. (a) Down Spread (b) Center Spread (c) Up Spread 그림 2.5 스프레드스펙트럼클록발생기의변조종류 Fig 2.5 modulation class of SSCG - 8 -

22 2.4.3 확산비율 (δ) 확산비율 (δ) 은중심주파수와변조된주파수량의비를나타내는말로써그비율에따라전력밀도감쇄량이결정되므로아주중요한 SSCG의성능지표라고할수있겠다. 확산되는방식에따라다운스프레딩 ( 식 2.1), 센터스프레딩 ( 식 2.2), 업스프레딩 ( 식 2.3) 으로나뉘며계산하는방식도차이가있다. (2.1) ± (2.2) (2.3) - 9 -

23 2.4.4 변조율 (FMOD) 2.3장에서설명한바와같이스프레드스펙트럼클록발생기는일정한주기를가지고주파수를변환시켜주게된다. 출력되는클록의주파수가주파수확산비율 (Δf) 만큼변조된다음원래의주파수로돌아오기까지의시간을변조주기라고하며이의역수가바로변조율 ( 변조주파수 ) FMOD 이다. 출력되는클록의주파수변동곡선을시간의관점에서관찰하는곡선을변조파형이라말하며, 종종톱니모양 (sawtooth) 을보인다. 그림2.6 은변조율 ( 변조주파수 ) 과변조파형의관계를보여준다. 그림 2.6 스프레드스펙트럼클록발생기의변조파형과변조주파수의관계 Fig 2.6 Relationship between modulation frequency and modulation profile about SSCG

24 2.4.5 변조파형 앞의 2.3.4장에서잠깐언급했듯이변조파형 (Modulation Profile) 은일정한주기를가지고주파수가변화하는스프레드스펙트럼클록발생기에서출력되는클록의주파수변동곡선을시간의관점에서관찰한곡선이다. 이는스프레드스펙트럼클록발생기에서중요한요인 (Factor) 이며출력주파수의스펙트럼이확산되는모양을직접적으로결정하게된다. 최근의연구결과에의하면 Hershey Kiss 변조파형 (c) 을가지는스프레드스펙트럼클록발생기의경우에는확산경계주파수의전력밀도의돌출을억제하여확산대역에서전체적으로평탄한전력밀도를갖게하는것으로알려져있다. 그림2.7 은변조파형에따른주파수확산형태의변화를보여주고있으며 Hershey Kiss 변조파형을가질경우전체의확산대역에서가장균일한전력밀도를가짐을확인할수있다.[1] 그림 2.7 변조파형에따른스펙트럼의확산형태 Fig 2.7 spreading shape depend on the modulation profile

25 2.4.6 전력감쇄 서론에서설명했듯이스프레드스펙트럼클록발생기는고속데이터의전송선로에서발생하는전자기간섭현상을줄이기위해주기적으로주파수를변화시켜출력클록의주파수별전력밀도를낮추어주는목적으로사용된다. 이때, 변조를하지않은 (Non SSC) 출력클록의전력최고치와스프레드스펙트럼변조를한 (With SSC) 출력클록의전력최고치와의차이를스프레드스펙트럼클록발생기의전력감쇄 (Power Attenuation) 라고말하며그림2.8에도시하였다. 이렇게발생되는전력감쇄는전송데이터에의해발생하는전자기간섭에직접적으로영향을미치게되어효과적으로전자기간섭현상을억제할수있다. 그림 2.8 스프레드스펙트럼클록발생기의전력감쇄 Fig 2.8 power reduction of SSCG

26 2.5 스프레드스펙트럼클록발생기의주요성능지표 그림2.9 에앞서설명한스프레드스펙트럼클록발생기의주요성능지표를주파수관점에서본전력밀도의함수그래프에표기하였고, 그지표들은확산범위 (Δf), 변조종류, 확산비율 (δ), 변조율 (fmod), 전력감쇄, 변조파형의 6가지로나눌수있다. 그림 2.9 스프레드스펙트럼클록발생기의 출력주파수스펙트럼과주요성능지표 Fig 2.9 performance and ouput frequency spectrum of SSCG

27 2.5.1 전자기간섭현상 (EMI) 감소레벨의계산 이장에서는스프레드스펙트럼클록발생기의성능지표들과전자기간섭현상의억제가어떤관계를가지는지에대해서살펴보고자한다. 그관계를살펴보고자한다면먼저출력되는클록의확산된스펙트럼을계산해야한다. 먼저출력주파수의스펙트럼이란주파수의관점에서본전력밀도라는것을염두에두어야한다. 계산을단순화하기위해서출력된클록의기본고조파만을고려하기로하자. 확산되지않은클록의경우 (Non Spreading Clock) 에는 와같이표현할수있다. 그리고확산된클록의경우 (Spreading Clock) 는 와같이표현할수있다. 각각 의경우 ω(t) 는변조파형을의미한다. 확산되지않은클록의스펙트럼은 의진폭을갖는주파수 fc 에서의스펙트럼라인이며, 이스펙트럼은 스펙트럼라인이므로, 그진폭은스펙트럼분석기의분해능대역폭 B 에의 존하지않는다. 그러나확산된클록의진폭은분해능대역폭 B 에따라달 라진다. 확산된클록의전력은 Δf 의범위를갖는주파수대역에서상당히 균등하게확산하므로, 스펙트럼분석기의분해능대역 B 에서측정한전력 은대략 와같다

28 따라서, EMI 감소율 S 는 2.4 식과같이나타낼수있다. [db] (2.4) 이렇게계산된 EMI 감소율을앞장에서설명한스프레드스펙트럼클록발생기의여러성능지표인확산범위, 변조종류, 확산비율, 변조파형, 출력주파수 f C 등으로환산하여계산하여보면센터스프레드의경우 2.5a식과같이, 업 / 다운스프레드의경우 2.5b식과같이나타내어진다. (2.5a) (2.5b) 위의 (2.5a),(2.5b) 의식에서확인할수있듯이 EMI 감소율 S 는출력주파 수 f C 와확산비율, 그리고스펙트럼분석기의분해능대역 B 의함수임을 알수있다

29 예를들어, 65MHz의출력주파수와 2.5% 의확산비율을가지며중심확산 (Center Spread) 방식인스프레드스펙트럼클록발생기를 50KHz의분해능대역을가지는스펙트럼분석기로측정하였을경우의 EMI 감소율을계산해보면 2.6식과같은 EMI 감소율을예측할수있다. (2.6) 실제적으로확산되지않은클록의최고전력값과확산된클록의최고전력밀도를가지는주파수대역의전력차이를비교하여 EMI 감소율을측정할경우, 위의 2.5식으로부터구한추정치는확산된스펙트럼의리플로인해 1dB ~ 2dB 만큼높을수있다. 그러나확산되지않은클록의최고전력값과확산된클록의평균레벨간의감소의경우, 추정치는측정된감소와매우가깝다. 이러한간단한전자기간섭현상감소율추정방법을이용하여응용대상에가장바람직한전자기간섭현상감소율과클록주파수및전자기호환규정에의해요구되는스펙트럼분해능대역폭에대한확산비율을신속히결정할수있으며그를토대로설계를하여야한다

30 2.6 DLL 의기본원리 DLL 의기본구성 주파수합성기의핵심회로서 DLL은지연고정루프로불리며, 송신해온신호의위상을동기시키는피드백루프회로이다. 기준신호원에관해일정한위상각에서동작하도록발진기또는주기신호발생기를제어하기위한위상동기가필요하며, 위상동기루프는디지털피변조파의동기복조, 코히어런트반송파의추적, 임계의연장, 비트 (bit) 의동기, 심벌의동기등에사용된다. 위상동기는입력과출력을독립적으로수행할수있는엘러스틱스토어 (Elastic Store) 에의해전송로의지연변동이나흐트러짐에따른입력신호의위상변동을흡수해특정한시간위치에입력신호의프레임위상을맞추게된다. 기본적인 PLL의구성은위상검출기 (Phase Detector), 필터 (Filter), 전압제어지연회로 (Voltage Controlled Delay Line) 로이루어지며이를그림 2.10에보였다. 그림 2.10 DLL 의기본블록다이어그램 Fig 2.10 Basic of DLL Block diagram 각구성회로블록의기능을살펴보면, 위상검출기는두신호의위상을비교하여위상차에비례하는전압을출력하는회로이고, 루프필터는위상검출기로부터입력되는에러신호를걸러내는데사용하는하며, PLL의귀환루프 (feed-back loop) 를보상하는역할도한다. 전압제어발진기는입력

31 전압에비례하는주파수를출력한다. 또한, 위상은주파수를시간에따라적분한것이므로제어전압을조정함으로써출력위상을조정할수있다. 즉, 외부로부터들어오는신호와 Feedback되는신호의 Phase 차가 0이되어원하는신호를만들어내는것이다. 우리는이를위상 lock이되었다고한다

32 2.6.2 DLL 의기본동작원리 DLL의동작원리동작의원리는다음과같다. 주기적인입력신호가그주기 Tin 의정수배인 n x Tin 만큼지연된다면위상의오차는 zero로간주된다. 따라서전체루프는입력과출력의위상차를 Tin의정수배가되도록 negative Feedback을형성한다. 위상검출기는입력신호 Ref 와 VCDL(Voltage controlled Delay Line ) 의출력신호 FEB의위상을비교하여그차이를전압의형태 Vd로출력한다. LPF(Low Pass Filter) 를통하여필터링된전압은 VCDL의입력컨트롤신호가되어 VCDL을구성하는각지연셀의지연값을변화시킨다. 그림 2.11 DLL 의기본블록다이어그램 Fig 2.11 Basic of DLL Block diagram 그림2.11는전하펌프를이용한간단한구조의 DLL을보여주고있다. 입력단의기준클럭 (reference clock) 과출력단의지연된클럭 (retimed clock) 의위상차를위상검출기각검출해서위상차에해당하는 UP,Down 신호를발생시키며이러한이진신호는전하펌프에의해전류의양으로바뀌고 LPF에위상차가없도록하는 control 전압형성한다. 따라서전체루프는형성된전압에의해 Retimed 클럭이 reference clock의 2π의정수배로지연되도록 negative feedback을형성한다. 이러한간단한구조의 DLL 은 PLL에비해많은장점을가진다. 첫째로 DLL은 VCO를사용하지않기때문에공금전원잡음이나기판잡음에의해유발된위상오차가여러클럭

33 주기에걸쳐누적되지않는다. 따라서 DLL은 PLL에비해서잡음이더작다. 이러한향상된잡음특성은클럭합성이요구되어지지않는응용분야에서 DLL이더자주사용되어지는주요한이유중의하나이다. 그러나이러한구조의 DLL은다음과같은중요한단점을가지고있다. 첫째는클럭지터의전달이며둘째는제한된위상획득범위이다. 넓은주파수대영역에사용된다면일반적인 DLL의경우 harmonic Locking혹은 False Locking을발생하게된다. 이와같은현상을방지하기위해 False Lock Detector를추가적으로설계해야한다. DLL의동작상태는크게획득 (acquisition) 모드와트랙킹 (tracking) 모드로구분되며, 획득모드는주파수나위상의차이값이초기의큰값에서점차작은값으로변화되어가는상태를말한다. 그리고위상검출기의오차신호가 0인정상상태 (steady-state) 에도달하고전압제어발진기의출력신호와입력신호의주파수가같아질때획득이완전히이루어졌다고한다. 그러나시스템상에서항상잡음이존재하기때문에오차신호는 0으로감소하지않으므로오차신호와전압제어발진기제어전압이각각비트주기와정상상태에서의전압의규정된범위 ( 보통 2-5%) 이내에들때획득이이루어졌다고본다. 획득시간은주파수전이가발생한초기상태에서부터획득이이루어질때까지걸리는시간을말한다. 트랙킹모드는획득이이루어진후위상오차의변동이아주작은상태에서입력신호의변화를따라가는모드를말한다. 흔히트랙킹모드를록 (lock) 상태라고부르기도한다

34 2.6.3 거짓락문제 DLL 은 1cycle delay 에락킹을시켜야하는데 False 락킹을방지하기위 해서는주파수의범위가 1 주기보다작은범위로제한해야만하다. 0.5 T REF < TDL; initial < 1. 5 TREF (2.7) 여기에서 TREF는 reference clock의주기이며, TDL;initial은 delay line의초기 delay이다. Delay line의 delay의초기값이식 (2.7) 에서주어진범위를벗어날경우, DLL은영원히 lock이되지않거나, 혹은 harmonic locking을일으키게되는데, 이러한경우를그림2.12에나타내었다. 그림 Initial condition for proper delay locking 초기 delay가 0.5TREF보다작은 (a) 의경우, DLL은 delay가 zero인지점에서 lock이되도록 feedback이걸리므로, 영원히 delay locking이이루어질수없다. 초기 delay가식 (2.7) 에서주어진범위에있는 (b) 의경우, 올바른방향으로 feedback이걸려 DLL은 reference clock의한주기에해당하는 delay를가지는지점에서 delay locking이이루어진다. 초기 delay가너무큰 (c) 의경우, DLL은 reference clock의주기의 2배이상의정수배에 delay locking이되는 harmonic locking의문제를겪게된다. DLL에서의이러한문제를 false-lock problem이라한다. False-lock problem을해결하기위해서, 일반적으로는 delay line이가질

35 수있는 delay의범위를식 (2.7) 에주어진범위보다작도록설계하는방법을사용할수있다. 입력 clock의 frequency가고정된경우이방법이효과적이나, 넓은범위의주파수를가지는 clock을사용하는 wide-range DLL 의경우에는사용하는것이불가능하다

36 제 3 장지연고정루프를이용한확산스펙트럼 클럭발생기 3장의구성은 3.1절을통해서제안된회로가사용될 SSCG(Spread Spectrum Clock Generator) 을구현할 DLL단의위치와역할그리고그것으로인하여정해지는성능에관하여나열될것이다. 3.2 절부터 3.5절까지는제안된 (SSCG)Spread Spectrum Clock Generator) 의구성요소중 DLL블럭을구성하는 PD(phase Detector), FLD(False Lock Detector),CP(Charge Pump), VCDL(Voltage Controlled Delay Line) 와확산스펙트럼을실행하게되는부분인전류제어부분과 VCDL 등의설계기법과설계시유의할점에관하여서술하였다. 3.1 전체구조 그림 3.2는디자인된회로의블록다이어그램을보여준다. 제안된회로는 conventional DLL (Delay Locked Loop) 의구조를활용하여, VDCL 의 Voltage control 에 triangular 변조파형을인가하게되고비교되는클럭의차수에따라서 spread ratio 가결정된다. 이로인해변조되는주파수의범위가 spread 발생시킨다. 그림을통해알수있듯이상위의일반적인 DLL 부분과하위의 SSCG를생성하게되는블록으로구분이된다

37 그림 3.1 제안하는스프레드스펙트럼클럭발생기의전체블록다이어그램 Fig 3.1 Total block diagram of proposal SSCG PLL 아래그림에서와같이일반적인 DLL 에서 VDCL 에서생성되는클럭은 VDCL 의차수에따라서차수만큼의 multi phase 가발생하게된다. 그림 3.2 DLL 블럭의 VCDL 에서생성되는멀티위상클럭 Fig 3.2 multi phase clock generating VCDL of DLL block 그림3.1은 SSCG를전체블록다이어그램으로서 DLL(Delayed Locked Loop) 를기반으로설계된 SSCG타입이다. DLL의 VCDL(voltage current delay Line) 의 Multi phase를이용하여 Locking 된또다른 VCDL을 control voltage를변화시키는구조이다. 본구조에서의 Spread ratio의결정은전체블럭의하단부에설계된부분

38 에서들어가게될 n - k 클럭과 n + k 클럭에의해서결정이되고, 생성되는 modulation frequency 는비교된클럭의 charge pump 와 Loop filter 의 cap 값에의해서결정이된다. 이로인해 charge Pump부를고정시키고 Loop Filter를이루는 capacitance만으로서 modulation frequency 를조정할수있다

39 3.2 제안하는 SSCG 의세부블럭설계 제안하는스프레드스펙트럼클록발생기 (SSCG) 는일반적인지연고정루프 (DLL) 블록과변조회로블록, 이렇게두부분으로나눌수있다. 본장에서는이두블록들에대해서살펴보면서제안하는스프레드스펙트럼클록발생기 (SSCG) 의자세한동작원리를설명하겠다 위상검출기 지연고정루프 (DLL) 에사용되는위상주파수검출기 (PD) 는일반적으로순차논리회로, 다중위상오버샘플링방식의회로, 상태회로등이많이이용되었다. 이중순차논리회로는곱셈기형태의위상검출기보다잠음이많고, 구형파의입력을가져야한다는단점이있으나, 고조파 (harmonic) 주파수에위상동기가될수있는가능성이적어거짓록킹 (False Locking) 이없으며, 록킹범위 (Lock range) 가 -2π ~ 2π로넓다는장점을가지고있고, 또한록킹속도가빠른장점을지닌다.[15] 이러한순차논리회로의대표적인것으로그림3.7에도시되어진세가지상태 (Tri-state) 를갖는위상검출기가있다. 그림 3.3 일반적인 3 상태위상검출기회로 Fig 3.3 conventional three state phase detector circuit

40 사용된 3상태위상주파수검출기 (PFD) 는그림3.8과같이입력주파수와출력주파수의위상을비교하여그차이를전류펌프에전달함으로써그에상응하는전류가전류펌프에서출력되게하며입력된클록이되먹임된신호보다앞선경우그위상의차이만큼을 Up신호로발생하게되고, 입력된클록이되먹임된신호보다늦는경우 Down신호로그만큼의차이를발생하게된다. 또한두신호가같은경우 up, Down 신호모두발생하지않게된다. 그림 3.4 입력주파수와출력주파수에따른 PFD 출력 Fig 3.4 PFD output depend on the input/output frequency 위상주파수검출기 (PFD) 의알고리즘은구성에따라여러가지방식이있 지만본구조에서사용된 3 상태위상주파수검출기 (PFD) 의알고리즘은그 림 3.9 와같다. 그림 3.5 사용된 3 상태위상주파수검출기의알고리즘 Fig 3.5 Algorithm of 3-state phase frequency detector 본논문에는위와같은알고리즘을사용하면서 DLL 의 False Locking 부 분을해결하기위해 PD 부분에 RESET 부분의회로를그림과같이수정하

41 여 DLL 의초기동작시동작하지않도록구성하였다. 그림 3.6 설계된위상검출기 Fig 3.6 designed PFD 그림3.6에서처럼입력부에 RSTCON신호가추가되었다. 우선 RSTCON신호는 VCDL에서의클럭이발생하는지의여부를 PD(Phase Detector) 에알려주는신호이다위신호가동작하게되면 PD가동작하게되는데이때초기 RRST와 FRST의신호로 Reference 와 VCDL에서발생하는신호의위상여부를판단한다

42 3.2.2 지연보정회로 제안하는회로는차동입력전하펌프를사용하기때문에위상주파수검출기의출력인 Up/Down 신호이외에도반전된 UPb/Downb의신호가필요하다. 따라서 Up/Down 신호를인버터에통과시켜 Upb/Downb를만들어주어야한다. 그러나이렇게인버터를통과시켜 Upb/Downb 신호를만들어줄경우그림3.7.a처럼인버터의지연이그대로전류펌프의 Current Mismatch가되어회로의동작에악영향을주게된다. (a) (b) 그림 3.7 차동입력의지연보정 Fig 3.7 Delay correlation of differential input 이러한인버터의지연에의한차동입력전류펌프의입력신호불일치를보정해주기위해서인버터와지연시간이같은트랜스미션게이트를설계하여그림3.8~9과같은지연보정회로를설계함으로써차동입력전류펌프의전류 mismatch를최소화하였다. 그림 3.8 UP 신호측차동입력의지연보정회로 Fig 3.8 Delay correlation circuit at UP signal

43 그림 3.9 Down 신호측차동입력의지연보정회로 Fig 3.9 Delay correlation circuit at Down signal 뿐만아니라, False Locking을방지하기위해지연보정회로에 False Locking신호를트랜스미션게이트를이용신호를차단함으로서 False Lock 상태인경우주파수영역에도달하기위해지연보정회로에서 High신호를내보냄으로써락킹에도달하게한다

44 3.3.3 거짓락검출회로 본설계에서는 False Lock 문제점을해결하기위해그림3.10과같은회로를추가하여설계하였다. VCDL의각 delay 단의클럭을이용하여 delay Time 의최소 / 최대경계를설정하게되는데 False Lock문제를해결하기위한기본적인주기의영역은 0.5T <T < 1.5T 사이이다. 본회로로인해영역밖에서의동작은주파수가낮은경우주파수영역으로도달하기위해 UP신호를발생하게되고주파수가빠른경우에는 Down 신호를발생하여주파수범위에도달하게만든다. 그림 3.10 False Lock Detector 회로설계 Fig 3.10 False Lock Detector circuit

45 3.2.4 전하펌프 (Charge Pump) 위상고정루프 (PLL) 에서전하펌프 (Charge Pump) 는위상주파수검출기 (PFD) 의 UP/Down 신호를전류신호로변환하여저역통과필터에공급하게된다. UP/Down 신호에의한전류는저역통과필터에의해전압신호로변환되어전압제어발진기 (VCO) 의입력으로들어가게된다. 본논문에서제안하는스프레드스펙트럼클록발생기 (SSCG) 에서는일반적으로사용되는단일출력을가지는전류펌프의여러단점을극복하기위해서그림3.11 과같은차동입력전하펌프를사용하였다. 그림 3.11 차동입력전하펌프 Fig 3.11 differential input charge pump

46 이러한차동입력전하펌프는일반적인단일출력전하펌프에비해몇가지장점을갖고있다. 첫째로전압순응 (voltage compliance) 특성이좋아지게된다. 일반적으로공정이발달함에따라공급전압역시낮아지며그로인해전류펌프의 voltage compliance 영역도낮아진다. 그에따라 VCO의주파수조절영역 (tuning range) 이줄어드는데사용된차동입력전하펌프를사용함으로써이문제를개선할수있다. 둘째로차동입력을가지기때문에잡음에덜민감하게된다. 즉공급전압을타고들어오는공통모드잡음을제거하는기능을갖게된다. 셋째로 up current와 down current의불일치 (mismatch) 가확연하게줄어드는것을알수있다. 전류불일치 (Current mismatch) 는위상의오프셋을유발하게되며, 이는위상고정루프 (PLL) 의성능에아주중요한요인중의하나이다. 그림 3.12 전하펌프에사용된오류증폭기 Fig 3.12 Error amplifier at charge pump 사용된차동입력전하펌프에서는그림3.12의오류증폭기를사용하여출력에걸리는전압과차동쌍인출력노드를되먹임함으로써일정하게전압을잡아주는역할을하게된다. 이를통해 current match를최소화할수있게된다. 되먹임에사용된오류증폭기는되먹임의특성을잘살리기위해서이득이높은단일출력증폭기를사용하였다. 전류펌프의바이어스에는위상고정루프 (PLL) 의동작시발생되는열에둔감하도록 BJT를이용한밴드갭전압기준회로를사용하였다

47 3.2.5 전압제어지연체인 그림에서 VCDL(Voltage contrlled Delay Line) 의전체블록을보여주고 있다. DLL 과 PLL 에서의저잡음동작을위해서는지연셀을설계하는데있어 서공급전원잡음이나기판잡의영향을최소로해주어야한다. 그림 3.13 전압제어지연체인의블록다이어그램 Fig 3.13 Block diagram of Voltage controlled delay Line 본논문에사용된 VCDL는 Current Starved 구조를사용하였다. 이회로의동작원리는 CMOS의인버터의스위칭특성을묘사하는해석적모델을통해설명하기로한다. CMOS 게이트의스위칭속도는부하커패시턴스 CL 을충전시키고방전시키는데요구되는시간에의해서제한된다. 인버터의입력의변화는 CL 을 Vdd로충전시키거나 CL 을 Vss까지방전시키는출력의변화를초래한다. CMOS의인버터의상승시간은 (tr) 은다음과같이나타낼수있고

48 ( 식 3.1 ) ( 식 3.2 ) 위의식을보면알수있듯이상승시간및하강시간에관계된것은 CL 및 βp,βn 임을알수가있다. 여기서 CL 은상승시간과하강시간에선형적으로비례하므로각각의상승시간및하강시간에관계된것은 βp,βn 이다. β p와βn은각각의 PMOS와 NMOS의넓이와길이를조절함으로써변화시킬수있다. 그림에서 PMOS는저항의역할을하는데이부하의성분은 control 전압변화에따른 delay control을용이하게한다즉 Vp 가상승하면 PMOS의저항이증가하게되어각지연셀간의지연값이증가하며반대로 Vp 가낮게형성이되면 PMOS의저항이작게되어각지연셀간의지연값이감소한다. 회로의펼스의감소폭은다음과같이나타낼수있다 출력펄스의감소폭 = Inveter A 의 tr -Inveter A 의 tr + Inveter B 의 tr +Inveter B 의 tf 따라서출력의감소폭을증가시키려면 N1과 P2의 W/L비를감소시키고 P1 과 N2 의 W/L의비를증가시키는형태로설계하면된다. Layout 설계시고려해야할점은지연셀들의각단에서느끼는저항값과 Capacitance 값이같도록설계되어져야한다는것이다. 다시말해셀의대칭성과각각의 Delay 셀사이의 Metal간의거리가일정하게설계되어져야한다

49 3.3 SSCG 생성블럭설계 스프레트컨트롤 (Spread Control) 아래의그림은 DLL이 Locking이되고난뒤 SSCG 모드로동작을하게 하는블럭이다. 첫번째 VCDL의클럭을기준으로 N-k 클럭과 N+K클럭 사이에서두번째 VCDL 의 Voltage Control 신호를변화시켜 spread ratio를결정하고 전하펌프입력에필요한 Up / Down 신호를발생하게 된다. 그림 3.14 SSCG 의 Spread ratio 를판단하여 Up/Down 를발생하는블록 Fig 3.14 UP/Down signal generated block configurating Spread ratio 아래의그림은첫번째 VCDL 에서발생하는두개의클럭사이에서그중 간의두번째 VCDL 에발생하는클럭을가지고예를들어설명하였다

50 그림 3.15 DLL 이 Locking 이된상태에서의동작 Fig 3.15 Operation in Locking at DLL 위의그림 7 은첫번째 VDCL 이 Locking 이되고난후의 SSCG 모드에서동작 하게될클럭의입력부분이다. 그림 3.16 Down 신호를생성하는클럭동작 Fig 3.16 Operation generating Down signal 그림 8 은두번째의 VCDL 의 control Voltage 가기준이되는클럭 7, 9 번의클럭보다느리게되면 D-FF 에저장되는값으로 Down 신호를발생하 게되는클럭동작설명이다. 그림 3.17 UP 신호를생성할때의클럭의동작 Fig 3.17 operation generating UP signal

51 그림 9 은두번째의 VCDL 의 control Voltage 가기준이되는클럭 7, 9 번의클럭을보다빠르게되면 D-FF 에저장되는값으로 Down 신호를발생 하게되는클럭동작설명이다

52 3.3.2 modulation Frequency 부분의세부설명 VDCL 에인가될 control voltage 의 modulation profile 의주파수의결정은 Charge pump 부와 Loop Filter 의 cap 값에의해결정이된다. ( 식 3.3 ) 본설계에서는 1차루프를이루기때문에 charge pump를고정한다면 Capacitance의비율에의해 modulation frequency가결정이된다. 특히나 Cap 의값을두배로늘릴경우에는 modulation Frequency가 4배로증가하게된다. SSCG 로동작하게부분의특징으로인해 UP Down 신호에각각 Charge 이되기때문에 Cap값의 2배의증가는 4배의효과를갖게되어 capacitance 효과를극대화칩면적의주된영역을차지하는 cap사이즈를줄이게되는장점이있다

53 3.4 레이아웃 TSMC CMOS 0.18 (1P-6M) 공정을이용하여레이아웃을수행하였다. 그림 3.18에서는위상검출기 (phase detector) 회로의레이아웃을나타내었다. 디지털블록이지만신호의흐름을용이하게하고 PD의구조가 D flip-flop 이상반적으로대칭을이루는구조이기때문에상하완벽한대칭으로레이아웃을설계하였다. 그림 3.18 위상검출기레이아웃 Fig 3.18 PFD Layout 그림3.19는 FLD(False Lock Detector) 를설계한그림이다. PD의블록에서처럼디지털블럭으로구분이된다. 입력의값이상하의파워를따라신호의흐름도이어져나가게되어설계시길어지게된다. 이같은현상을막기위해상하의라인으로블록을구분하여칩의길이가길어지는것을방지하였다

54 그림 3.19 False Lock Detector 레이아웃 Fig 3.19 False Lock Detector Layout 그림 3.20 는아날로그블록인 Bandgap 회로이다. 디지털블럭으로의잡음신호를차단하기위해그라운드로가드링을하였고아날로그의파워가흔들리는것을방지하기위해 Bypass cap을삽입하였으며 Bandgap의 npn BJT 와의 CMOS의격리시키기위해 diffusion 영역으로확실히격리시켰다. 그림 3.20 밴드갭레이아웃 Fig 3.20 Bandgap layout 그림 3.21는 CP(Charge Pump) 회로를설계한그림이다. Charge Pump는루프필터에전류를공급하는부분으로 Layout설계시매칭이가장중요하다. 아날로그블럭으로써외부신호의확실한차단과파위의흔들림등의방지에신경써야한다. 외부전면을 Ground /VDD/Ground 3중막으로차단하였으며내부에들어가는회로파워는외부어느곳과도연결가능하게설계되었다

55 그림 3.21 전하펌프 (Charge Pump) 레이아웃 Fig 3.21 Charge pump Layout 그림 3.22는 VCDL(Voltage Controlled Delay Line) 은레이아웃설계시각각의셀간의동일한 Cap값을갖기위해동일한길이의메탈라인으로설계되는게가장중요하다. 각딜레이셀의클럭을홀수와짝수로나누어상위는짝수클럭상하는홀수번째의클럭단으로뽑아냄으로서각딜레이셀에서발생하는동일한메탈라인을형성할수있었다. 그림 3.22 전압제어딜레이라인의레이아웃 Fig 3.22 Voltage control delay Line Layout

56 그림 3.23는 DLL 전체 Layout이며 PAD를제외하고총 0.45 X 0.55 mm2이었다. 프로브팁으로의측정을위해그림과같이패드를배치하였고, 패드배열시각면별로입출력인지를구분되어졌으며 PCB형태의측정도가능하게설계하였다. 그림 3.23 제안된 SSCG 전체 Layout Fig 3.23 proposed SSCG Top Layout

57 제 4 장실험및고찰 4 장에서는설계된각블록이앞장에서설명된여러가지인자성능검사및 PLL 전체시스템이얼마나안정적으로동작할것인가를검증및평가해보겠 다. 4.1 위상검출기 (Phase Detector) 본설계에사용된위상검출기의이득을나타내는그림이다. 본위상 0 도를 기준으로 -2π, +2π 사이에존재하는데위상검출기의중요한성능변수로서 이득곡선의선형성의유무가가장중요하다. 그림 4.1 위상검출기이득곡선 Fig 4.1 PFD gain graph

58 4.2 전하펌프 (Charge Pump) 그림4.4 는 CP에사용된 20uA 전류셀의저압순응영역실험곡선이다. Basic cascode current mirror 구조를기반으로한 wide -swing current mirror 구조의전류펌프이기때문에일반적인전류펌프에비해월등한전압순응영역을갖음을확인할수있다. 본설계에서사용된 DLL/SSCG블럭의 Locking 전압이 0.8V 정도에서사용되기때문에그보다넓은 0.6 ~1.2V 의순응영역을갖는전하펌프는성능을만족한다. 그림 4.2 전하펌프의전압순응영역곡선 Fig 4.2 voltage compliance of charge pump

59 4.3 전압제어딜레이라인 (Voltage Controlled Delay Line) 전압지연단에서는입력레퍼런스를각각의딜레이셀을지나한클럭뒤진클럭을발생하는블록이다. 본설계에서는전압제어에의한각지연단의전류값을제어하여딜레이들조정하였다. 그림 4.3(a) 는본설계값인 0.65V에서의지연값을나타낸다. 지연값이클수록생성되는클럭이느리기때문에클럭의동작을빠르게하기위해전압이상승하게되어 VCDL의전류값이증가하게되고각딜레이단의저항값을변화시켜딜레이를감소시키게된다. 이로인해주파수성분이증가하게된다. 그림4.3(b) 는전압지연단의딜레이가한클럭보다빠른경우를나타내는시뮬레이션이다. 그림 4.3 딜리이라인의생성클럭 (a) 지연단의생성클럭이한주기보다큰경우 (b) 지연단의생성클럭이한주기보다작은경우 Fig 4.3 Delay Line generated clock (a) in the case of late clock 그림 4.4 VCDL의전압에따른클럭의지연을나타내는그림이다. 본전압제어딜레이라인에서는다음과같은성능을갖는다. 전압이증가함에따라주기의감소가이루어진다이는주파수적으론전압의증가할경우주파수가빠름을의미한다. 즉 PD에서 reference 가 Feedback 신호보다느린경우 UP신호를 reference가 Feedback신호보다빠른경우 Down신호를보내야한다

60 그림 4.4 VCDL 의전압에따른지연값 Fig 4.4 Delay variation at VCDL voltage

61 4.4 DLL simulation 확산스펙트럼모드를실행하기전본설계에서는 DLL블럭의락킹이되어야한다. 그림4.5(a) 는설계된 conventional DLL에들어가는전압제어지연회로의컨트롤전압을나타낸다. 그림 4.5(b) 에서처럼 conventional DLL이락킹이되어설계된 50MHz에서안정적으로동작하는걸보여준다. 그림 4.5 (a) conventional DLL의 VCDL의컨트롤전압 (b) DLL클럭의주파수분석그래프 Fig 4.5 (a) the control voltage of conventional DLL (b) DLL clock frequency graph

62 4.5 Spread Spectrum Clock Generator using the DLL 확산스펙트럼클럭을생성하기위해 3.4 전체블럭다이어그램에서 2번째 VCDL의컨트롤전압을삼각파형태로흔들어주는걸보여준다. 본시뮬레이션에서는 14의딜레이셀에서 7번째클럭을기준으로첫번째 VCDL의 6번째과 8번째클럭사이로확산스프레드시켰다. 그림 4.6 확산스프레드스펙트럼을수행하는 2 번째전압제어지연단의컨트롤신호 Fig 4.6 control signal of second VCDL 일반적으로사용되는다른확산스펙트럼클럭생성기의성능지표로 modulation Frequency 는본설계에서 200pf 의 Cap 을사용하여그림 4.6 에서처럼 300MHz 의주파수로스프레드시켰다

63 그림 4.7 는본논문에서제시된알고리즘이적용된동작을보여주는전압지 연회로의컨트롤전압을삼각파형태로흔들어주어확산스펙트럼을이루는 보여준다. 그림 개의 VDCL 의컨트롤전압 Fig 4.7 Control voltage of VCDL 그림 4.8에서보는것처럼 DFT분석을통해목표로하는 50MHz의주파수가발생하는걸볼수있으며 EMI에커다란영향을미치는에너지분포에서 20dbm 을나타내 10 dbm정도감소하는걸알수있다. 하지만에너지분포에서스프레드영역에고르게퍼지지는않는걸알수가있다

64 그림 4.8 SSCG 생성클럭의 DFT 분석과에너지분포그래프 Fig 4.8 Eneragy and DFT dissapation at SSCG 표 1. Proposed SSCG Performance technology target frequency SSCG profile chip size jitter(non-sscg) power dissapation performance TSMC 018um 50Mhz Trangular profile 550 x 450 um 7ps 114mW

65 제 5 장결론 본논문에서는 XGA급 LCD 패널에적용가능한 DLL의다중위상을이용 Triangular modulation profile을생성전압제어지연단의컨트롤을조정하는방식의스프레드스펙트럼클록발생기를제안하고설계하였다. 본논문에서제안한스프레드스펙트럼클럭발생기는기존의스프레드스펙트럼클럭발생기보다적은면적을갖을뿐만아니라 Locking 클럭과 spread spectrum clock 모두를생성할수있다는장점뿐만아니라다양한 spread spectrum 을컨트롤할수있다는것이다. 본논문에서제안된구조는 DLL 의다중클럭의이점을이용하여설계하였으며스프레드스펙트럼을구현하기위해추가된블럭이 DLL뿐만아니라 PLL에도적용가능하다. 제안된회로는 1P3M 0.18um CMOS 공정파라미터를이용하여모의실험을수행하였다. XGA급 LCD 패널의도트주파수인 50MHz를기준으로최대 2,5% 의확산비율을가지며, 약 100mW의전력소모를보였다. 제안한레이아웃의총면적은 450um 550um 로기존의스프레드스펙트럼클록발생기의절반의면적으로구현되었다. 본논문에서제안된회로는특정하게 LCD 패널에사용하도록성능지표를정하여설계되었기때문에 SATA II 등의다른 EMI 억제가필요한회로에그대로적용하기는어렵다. 그러나, 본논문에서제안한전류펌프변조방식의스프레드스펙트럼클록발생기는확산비율을조정할수있도록설계되어 VCO와루프필터등을재설계함으로써쉽게다양한어플리케이션에적용이가능할것이다

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