PollEx Updates Period: ~ Command 1) Extract PDBB, Extract SDBB Added Option: Extract PDBB, Extract SDBB 대상으로기존 comman
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1 PollEx Updates Period: ~ Command 1) Extract PDBB, Extract SDBB Added Option: Extract PDBB, Extract SDBB 대상으로기존 command 끝단에 log, end 파일생성 옵션추가 -. /log : pdbb 생성경로에 log 파일생성 -. /end : pdbb 생성경로에 end 파일생성 ex) C:\Polliwog\V6\ExtractPDBB.exe /M S:\ECADs\MentorGraphics C:\Temp targetname /S /log /end File/Import ECAD 1) Log 파일생성 Added option: ODB++, Zuken Board Designer, Zuken PWS, Cadence Allegro, Cadence Allegro Expansion 대상으로 Interface 후 log 파일을 C:\Polliwog\V6\Log 경로에생성 ex) C:\Polliwog\V6\Log\ODBInterface.log C:\Polliwog\V6\Log\ZukenBoardDesignerInterface.log C:\Polliwog\V6\Log\ZukenPWSInterface.log C:\Polliwog\V6\Log\AllegroInterface.log C:\Polliwog\V6\Log\AllegroExpansionInterface.log 2) Altium Designer Array Board 도 Import 할수있도록수정 3) Mentor Graphics - Expedition 이종 Array Board 도 Import 할수있도록수정 4) ODB++ Added Option: Gerber 형 ODB 데이터의경우, Property 속성정보를인식하여 Pattern 과 Pad 를인 식하도록옵션추가
2 Setting-Environment 1) ECAD ODB++ Added Option: ODB++ Interface 의환경설정을기본값을설정할수있도록옵션추가 2) Tools-PCB Explorer Added Option: 탐색기에서 Reference Name 을검색시, 배치 Layer 도함께볼수있도록옵션추 가
3 Setting-Measure 1) Active Layer Priority Added Option: Pad, Via 를포함한 Object 를측정할때활성화된 Layer 의 Object 만측정되도록옵 션추가 2) Board Outline Center Added Option: Board Outline 이두께를가지고있는경우, Board Outline 의 Center 를기준으로측정 할수있도록옵션추가 Setting-Picking, Measure Added Option: Picking과 Measure 단축키추가 -. Picking - "Shift" + "Q" (Query의약자 ) -. Measure - "Shift" + "S" (Size의약자 ) Setting-Layer Ctrl 키 + 마우스 Wheel 이용 Layer 변경할때 All Layer를 Skip 하도록수정 Setting-Unified Part Libraries Link Added Option: 3D Package 확인할수있도록옵션추가
4 Tools-PCB Data Extractor Report 출력대상으로선택된 Property 의항목확인할수있도록수정 Tools-Net Color Added Option: Net 에연결된 Via 와 Pad 의색상을변경할수있도록옵션추가
5 Option-Net Topology Analyzer 부품색상을 Placed Layer 의색상으로변경 Tools-Component Arrangement Plan 1) Command Added Option: Command 이용하여 Top/Bottom 면을하나의 PDF 파일로출력하는옵션추가 -. /E:"A" 부품배치도출력 -. /PCB:"pdbb file Path" PDBB 파일전체경로 -. /MIR: "B" Mirror 출력 (T: Top, B: Bottom) -. /EXT:"PDF" 부품배치도출력파일확장자 JPG Or PDF -. /RES:"Environment Resource File Path" 리소스폴더전체경로 -. /OUT:"Output Folder Path" 출력폴더전체경로 -. /LOG:"Log File Full Path" Log 파일전체경로 -. /BIND Top/Bottom 면을하나의 PDF 파일에출력하는옵션 ex) C:\Polliwog\V6\PollExPCB.exe /E:"A" /PCB:"pdbb file Path" /MIR: "B" /EXT:"PDF" /RES:"Environment Resource File Path" /OUT:"Output Folder Path" /LOG:"Log File Full Path" /BIND
6 2) CAP Data Setting Added Option: Color Option 에서 Silk 색상변경할수있도록옵션추가 3) Print Added Option: PCB Design 실물과동일한크기로 PDF 파일을출력하는옵션추가
7 Redmark-Redmark PDBB 파일저장시 Remark 파일을함께저장한경우 PollEx PCB Free version 에서 Redmark 파 일도함께볼수있도록수정 Redmark-Redmark Plus New: Redmark Plus 는기존 Remark 기능에텍스트입력, 측정, 이력관리등의기능을업그레이드 한모듈신규추가 * 주요기능 1) Markup 내용작성및수정기능 (PCB 설계데이터상에측정한수치와텍스트함께보기가능 ) 2) Markup 내용확인및댓글등이력관리가능
8 3) Markup List Report 기능
9 File-Import CAD Added Option: Cadence Concept Import 시 Part Name 을 Property 값으로대체할수있게수정 Schematic Explorer Added Option: 회로도의 Text를검색할수있는옵션추가 Text 검색옵션이켜져있는경우전체 / 현재 sheet를대상으로 Text를검색하여 List에표시 Search in Symbol Properties : symbol의 property와일치하는 Text를검색하여 List에표시
10 Environment-File Search Default Path Added Option: PollEx Logic 파일열때, Design file 의기본경로설정하는옵션추가
11 Command Added Option: Command 를통해 PollEx Cross Probe 구동시, 동작완료및 Pass/Fail 을확인할수 있도록 PollExCP.end 파일생성 -. "/END:Directory Path" : Command 끝단에옵션을추가하면, PollEx Cross Probe 비교완료후해 당경로에 PollExCP.end 파일생성함. 파일내용은 Pass 또는 Fail 로기록함. Ex) C:\Polliwog\V6\PollExCrossProbe.exe P1:"D:\test\pcb.pdbb" S1:"D:\test\logic.sdbb" EE:"D:\test\test.xls" /END:"D:\test" Same Type Check-PCB to PCB Added Option: Route 탭에서 Difference Contents 창의 List 에서결과를선택하면해당위치로자 동으로화면이동하고, 확대하여볼수있도록수정 Option-User Information Setting Added Option: 1) Link and Search Option / Setting for Net Comparison Option -. If Component Compositions are same, them as same Net : PCB 와 Schematic 의 Net 명이다르더라 도, 부품연결구성이동일하면같은 Net 로인식하는옵션추가
12 Board PCB Outline Width Added Option : PCB Outline 의 Width 값이 0 인경우, 검사대상에서제외하는옵션추가 Board PCB Outline Spacing Added Option : PCB Outline 과검사대상부품 Measure Base 및 Filter Option 추가 Board Routing Slit Added Option : Routing Slit Object 와검사대상부품거리검사 Filter Option 추가
13 Component Classification Setting New Feature : DFM Input 에설정된부품 Group 및 Class 에소속된부품을확인할수있 는기능추가 Edit Classification DB New Feature : Property 를이용하여 DB 설정시, Property Value 를 Range 로지정하는기 능추가
14 Tooling Screw2 1 Added Option : Pad로그려진 Screw를인식할수있는옵션추가 2 Added Option : Screw와 Via, Pattern 검증시 Inner층의값을다르게설정할수있는옵션추가 3 Added Option : 특정 Net를검사대상에서제외하는옵션추가 4 Added Option : Pad영역내부에존재하는배선 Segment를검사대상에서제외하는옵션추가
15 Pad Hole Through Pad 1 Added Option : Via Measure Base를선택옵션추가 2 Added Option : 특정 Pad Stack을검사대상에서제외하는옵션추가 3 Added Option : Pad 영역안에배치된 Via 제외옵션추가 4 Added Option : Metal Mask가존재하지않는 Pad는검사대상에서제외하는옵션추가 Pattern Keep Out Pattern Added Option : Pad 와 Pad 사이검사영역을축소하는옵션추가
16 Pad Via Spacing2 New Item : Via Type 별이격거리검사신규기능추가 1 Via Class Definition : Via 종류별 Class 정의 2 Clearance to VIA : Via Class 조합에따른이격거리검사조건설정 3 Clearance to Pad : 부품별 Pad 와 Via 이격거리검사조건설정
17 Pad Copper Connected Pad Added Option: Filter 및 Pad 크기조건에따른검사설정기능추가 Component Reverse Placement Spacing Added Option: 검사대상으로선택하지않은항목숨김기능추가
18 Placement Mark Placement Added Option: 부품과 Mark 의 Distance 검사 Measure Base 옵션추가 Test Point Added Option: 특정부품사용여부에따라 Test Point 에 Solder Mask 존재유무를검사하 는옵션추가
19 Drill Size Under Hole/Via Added Option: Silk 로덮인 Via 는검사대상에서제외하는옵션추가 Board PCB Mark Added Option: Board Size 에따른 PCB Mark 배치검사기능추가
20 Drill Size Hole Distance 1 Added Option: Board Outline영역밖에있는홀은검사대상제외옵션추가 2 Added Option: NPTH와 PTH를구분하여 Solder Mask 이격거리검사옵션추가 3 Added Option: NPTH와 PTH를구분하여 Pad 및배선이격거리검사옵션추가
21 Pad Dummy Pad2 1 Added Option: 사용자정의 Layer 를 Solder Mask Layer 로인식하는옵션추가 2 Added Option: Dummy Pad 의최소돌출길이검사기능추가 Board Cutting Region Added Option: 사용자정의영역 (Bridge 구간 ) 에서 JTAG 배선간이격거리검사기능추가
22 Component Pad Size by Pin Pitch 1 Added Option: FPCB Layer 정의기능추가 2 Added Option: 검사대상 Layer 설정옵션추가 3 Added Option: Pad 및 Solder Mask, Metal Mask Size 검사기능추가 Pad SR Pad 1 Added Option: 사용자정의 Layer를 Solder Mask Layer로인식하는옵션추가 2 Added Option: 특정부품 (2Pin Component) 의 Pin과 Pin사이에 Solder Mask 존재유무검사옵션추가
23 Pad Metal Mask Added Option: Metal Mask 와 Solder Mask 가함께존재하는지검사하는옵션추가 Component BGA Added Option: BGA Pad Type(SMD, NSMD) 에따라설정을다르게할수있도록옵션추 가
24 Etc. Text Existence Added Option: 특정 Layer 에그려진영역에 Text 존재유무검사기능추가 Component Silk Print Between Two Pins Added Option: 최소 Pin Pitch 를이용하여검사대상부품지정하는옵션추가
25 Pattern Connected Pad Added Option: Pad 에연결된배선두께를입력한값으로검증할수있는기능추가 Ground Wall Added Option: Ground Wall 과 Solder Mask 이격거리검사기능추가 Component Min Pad Spacing in Comp Added Option: 부품의최소 Pin Pitch 가규격을준수하고있는지검사하는기능추가
26 Board Routing Slit Added Option: Routing Slit 영역을확장하여인식하는기능추가
27 Environment Added Option: Default 보드두께설정기능추가 Lead Lead to Hole Added Option: Lead 와 Hole 의최소 / 최대거리를검사할수있도록기능추가
28 Component Component Shadow Region Added Option: Measure Base 에 Pad/Solder Mask Overlap 추가 Collision Deflection Added Option: 특정부품제외옵션추가
29 장착데이터생성기능 Added Option: 사용자정의장착데이터 (ASCII) 포멧설정기능추가 -. Board Size, Origin 정보, Fiducial 정보, Array 정보등, 출력형태를사용자가정의
30 장착데이터생성기능 Added Option: Board 의원점좌표와가장가까운 Sub Board 에대한좌표데이터만출력하 는옵션추가 장착검증환경설정 Added Option: 부품의좌표와각도보정내용을 Log 에기록하는기능추가
31 Environment Setting Added Option: Board 의 Thickness 설정기능추가
32 Input Setting/Composite Net Composite Net 수행시 Power나 Ground와같은특정 Net은 Composite 대상에서제외되어야하는데기존에는사용자가 Net Group을별도로설정후해당 Net Group을제외하는방식만제공하였으나 CAD Data의 Net Type Property를사용해서간편하게제외할수있는 Option이추가되었습니다. 새로추가된 Option 의위치는다음과같습니다. DFE/Input/Edit Composite Net Structure
33 HighSpeed/Routing Area Ratio 신호선의특정 Layer에 Routing된길이를검사해주는 Option이추가되었습니다. High Speed 신호선의경우 EMI Radiation이나 ESD 내성강화를위해 Outer Layer에배선된길이를가능한짧게설계해야합니다. 이에대한검증을위해기존에는신호선의특정 Layer에 Routing 된길이의비율을검사하는방식이제공되었는데비율로검사할경우신호선의길이가길어지면상대적으로긴길이의 Pattern이 Outer Layer에설치되어있어도 Pass 처리가되는문제가있었습니다. 새로추가된길이로검사하는 Option과비율로검사하는 Option을병행사용하여검사하면보다효율적으로검사하실수있습니다. 새로추가된 Option 의위치는다음과같습니다. DFE/HighSpeed/Routing Area Ratio/Test Option
34 Differential Pair Nets/Differential Pair Nets Differential Pair Net 의 +/- 간이격거리를검사시전체시험을 Net Length 로제한할수있는 Option 이추가되었습니다. Differential Pair Net 의 Impedance 는 Pattern 의 Width(W) 와 Pattern 간이격거리 (S) 를조절하여 Impedance 를조절하는데다음의두가지방식으로분류합니다. 1) Loosely Coupled Loosely Coupled 는 Pattern 의 Width 를넓게설계하여 Characteristic Impedance 를낮게가져 가고 Pattern 간의이격거리를상대적으로넓게두어 Impedance 를맞추는방식입니다. 주로 High Speed 신호전송시전송선로의길이가길어 Loss 가커지는경우사용합니 다. 2) Tightly Coupled Tightly Coupled 는 Pattern Width 를얇게하여 Characteristic Impedance 를높게가져가고 Pattern 간의이격거리를가깝게두어유효 Impedance 를떨어뜨려 Impedance 를맞추는 방식입니다. 주로전송선로의길이가짧아 Loss 문제가없는경우사용하며이경우 Differential Pair Net 전체의폭을작게설계할수있어 PCB 공간을확보할수있는장 점이있습니다. 제품을설계시동일한 Interface를사용하는경우에도 PCB Size에따라위의두가지방식을적절히선택하여사용하는경우가많습니다. 이경우기존의방식에서는 PCB의 Size에따라다른 Rule File(Input) 을만들어사용해야하는불편함이있었습니다. 본 Option을사용하면다음예시와같이동일한 Input을사용하여여러종류의 PCB를검증할수있습니다. 이경우동일한 Net Name(HDMI) 을가진신호선이지만 Total Length에따라 3가지다른 Separation 값을이용하여검증을할수있습니다.
35 새로추가된 Option 의위치는다음과같습니다. DFE/Differential Pair Nets/Filter
36 Net/Allowed Pattern Width 특정신호선에연결되어있는 Passive Component의 Ground 연결의강건성을검증할수있는 Option이추가되었습니다. EMI 방사문제나 ESD 성능을개선하기위하여 De-coupling capacitor나 Zener Diode등 Passive Component를신호선에장착합니다. 이경우신호선에유기된 Noise 성분이 Passive Component를통하여 Ground로빠져나가게됩니다. 이경우 Noise의원활한배출을위해서는 Passive Component의 Ground Pin에서안정적인 Ground까지연결 Path의 Impedance를줄이는것이아주중요합니다. Impedance를줄이는가장기본적인방법이 Pattern을굵게설계하여 Trace의 Inductance를줄이는방법입니다. 그러나 Pattern이굵게설계된경우에도 Pattern의길이가길어지면 Inductance가증가하여 Noise의원활한배출이어렵습니다. 즉 Pattern의 Width 와 Length의비율로검증하는방법이필요합니다. 본 Option을이용하면비율로검증하는것도가능합니다. 새로추가된 Option 의위치는다음과같습니다. DFE/Net/Allowed Pattern Width/Check Pattern Width to Stable PWR/GND
37 - Passive component: 시험대상 Passive Component를지정합니다. - Passive Component Search Range: PCB상에동일한형태의 Passive Component가다수존재할경우유효한 Passive Component를선별시사용하는 Option 입니다.. Start Component: Passive Component가근처에존재해야하는 Component. Search Range from COC: Start Component 의 COC로부터이거리만큼확장된영역내에존재하는 Passive Component가시험대상이됩니다. - Check Object: Ground Path의검사대상을설정하는 Option 입니다. 통상 Copper의 Impedance는상대적으로작기때문에현재는 Trace Type의 Object만을대상으로검사합니다. - Required minimum Width: Ground Path의최소필요 Width를지정합니다. - Allowable segment length/width ratio (maximum): L/W = Ground Path의 Width 와 Length의필요최대비율을설정합니다. 이값보다큰경우 Inductance가커지므로 Fail 입니다. - Required minimum polygon size for stable PWR/GND: 안정된 Ground라고판단할 Ground Polygon의최소면적을입력합니다. 이면적보다작은 Polygon은안정된 Ground로판단할수없으므로이면적보다큰면적의 Ground Polygon을만날때까지시험을계속합니다. - Allow if one good path to stable Power/Ground exists: 만약 Ground Polygon까지의연결 path 가다중일경우이중한개의연결이 Pass가될경우나머지연결은검사에서제외해주는 Option 입니다.
38 Net/Antenna VIA High Speed 신호선의 VIA pad중사용하지않는 PAD가제거되었는지검사해주는 Option이추가되었습니다. VIA는신호선에비해 Inductance와 Capacitance가커서신호지연및왜곡을일으키는주요원인입니다. VIA의 Inductance와 Capacitance는아래와같은크기를가집니다. 수식에서보는것처럼 VIA 의 Capacitance 는 PAD 와 Anti-pad 의차이에반비례하기때문에사용 하지않는 PAD 는제거하는것이좋습니다. 새로추가된 Option 의위치는다음과같습니다. DFE/Net/Antenna Via
39 Net/BUS, BUS2 신호선의 Length Skew를검증시 Microstrip Line과 Stripline간의신호전달속도를보정해줄수있는 Option이추가되었습니다. 신호선의전달속도는다음과같습니다. 즉 Microstrip Line 의전달속도가 Stripline 의전달속도보다크기때문에신호선의 Routing 된경로 를고려하지않고 Length Skew 를검증하게되면 Geometrical Length 는 Match 되었지만실제 Electrical Length 는 Match 되지않는문제가발생할가능성이있습니다. 이 Option 을사용하면신 호선의 Microstrip Line 을지나가는부분은지정된 Compensation Factor 를곱하여생성된 Effective 한 Length 를대상으로 Length Skew 를검사하기때문에보다실제에가까운검증을할수있습니 다. Effective Length of M/S trace = M/S Speed Compensation value X Real Length 이 Option 은 Bus 와 Bus2 Check 항목에적용되었으며, 새로추가된 Option 의위치는다음과같 습니다. DFE/Net/Bus/M/S Speed Compensation DFE/Net/Bus2/Net Length Check
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41 Net/Confirm Net Group Solder Resist Open Check 시 PIN/VIA Escape Option이추가되었습니다. 이 Option을활용하면 Error이기는하지만수정이불가능한가성 Error를제거하여보다효율적으로검증을할수있습니다. 새로추가된 Option 의위치는다음과같습니다. DFE/Net/Confirm Net Group/Solder Resist Open Check Net/Net to Net Auto Net to Net Combination button의동작방식이수정되었습니다. Add Net to Net Combination button은시험이필요한 Net Group들을지정해주면해당 Group들간필요한모든종류의시험조합을자동으로생성해주는기능입니다. 기존에는이 Button을이용하여새로운시험조합생성시기존에설정해놓은조합이없어지는문제가있었습니다. 수정후에는새로운시험조합생성시새로운조합의기존조합의아래에 Add 됩니다. 새로추가된 Option 의위치는다음과같습니다. DFE/Net/Net to Net
42 Net/Width Width 시험시시험대상신호선의 Total Length에따라시험여부를제한할수있는 Option이추가되었습니다. High Speed 신호설계시신호선의 Total Length가긴경우 Transmission Line의 Loss를줄이기위해넓은 Width의신호선을사용하게됩니다. 신호선의 Total Length가짧은경우는 PCB 면적확보를위해얇은신호선을사용합니다. 제품을설계시동일한 Interface를사용하는경우에도 PCB Size에따라위의두가지방식을적절히선택하여사용하는경우가많습니다. 이경우기존의방식에서는 PCB의 Size에따라다른 Rule File(Input) 을만들어사용해야하는불편함이있었습니다. 본 Option을사용하면다음예시와같이동일한 Input을사용하여여러종류의 PCB를검증할수있습니다. 이경우동일한 Net Name(HDMI) 을가진신호선이지만 Total Length에따라 3가지다른 Width 값을이용하여검증을할수있습니다. 새로추가된 Option 의위치는다음과같습니다. DFE/Net/Width/Length Filter Power/Inductance 특정신호선에연결되어있는 Passive Component의 Ground 연결의강건성을검증할수있는 Option이추가되었습니다. EMI 방사문제나 ESD 성능을개선하기위하여 De-coupling capacitor나 Zener Diode등 Passive Component를신호선로에장착합니다. 이경우신호선에유기된 Noise 성분이 Passive Component를통하여 Ground로빠져나가게됩니다. 이경우 Noise의원활한배출을위해서는
43 Passive Component의 Ground Pin에서안정적인 Ground까지연결 Path의 Impedance를줄이는것이아주중요합니다. Impedance를줄이는가장확실한방법은 PAD on VIA를사용하여 Pad 에서 Direct로 Ground로연결하는방법입니다. 본 Option을이용하면특정신호선에연결된 Passive Component의 Ground PAD에서필요한최소수량의 PAD on VIA를사용하여 Major한 Ground로연결이되었는지여부를검사해줍니다. 새로추가된 Option 의위치는다음과같습니다. DFE/Power/Inductance/Pad on Via M-GND Connection Check - Pad on VIA M-GND Connection Check: 이 Option 을사용하면 Passive Component 의 Ground VIA 가 Major Ground 로 Pad on Via 를사용하여 Direct 로연결이되었는지여부를검사 해줍니다. - Minimum Pad on VIA Count: 요구되는최소 Pad on Via 수량을정의합니다. - Allowable M-GND Count: M-GND는 PCB Layer별 Ground중에서가장면적이넓은안정된 Ground를의미합니다. 이값은허용하는 M-GND의수량을정의합니다. 예를들면 2로정의한경우 DFE는가정면적이넓은 Layer와그다음으로면적이넓은 Layer를모두 M- GND로간주합니다.
44 Power/Inductance Inductance 검사를실시할대상 Passive Component를제한할수있는 Option이추가되었습니다. 기존에는 PCB상에동일한 Passive Component가산재하여존재하는경우모든 Passive Component에대해서시험을진행하여불필요한 Error가늘어나는문제가있었습니다. 본 Option을사용하면많은 Passive Component들중해당 Component에서 COC만큼확장된영역내에존재하여검사가반드시필요한 Passive Component만을선별하여시험을효율적으로진행할수있습니다. 새로추가된 Option 의위치는다음과같습니다. DFE/Power/Inductance/Test Range (COC base)
45 Power/Power Net to Net Power Plane의 Vertical 이격거리를검사해주는 Option이추가되었습니다. 통상 Power Plane은고속 Switching IC의 Switching시발생한 Noise를가지고있어주변의 Power에영향을끼치는관계로일정한거리만큼이격되어있어야합니다. 기존에는 Horizontal 이격만검사하였는데 Vertical 이격거리를검사해주는 Option이추가되었습니다. 새로추가된 Option 의위치는다음과같습니다. DFE/Power/Power Net to Net/Vertical Check - Power Net Clearance Check (Vertical): 이 Option을선택하면 DFE는 1 st Net 과 2 nd Net의 Vertical 이격거리를검사해줍니다. - Minimum vertical clearance: 1 st Net 과 2 nd Net간필요한최소이격거리를기록합니다. - Maximum allowable overlapped area size: 1 st Net과 2 nd Net이 Vertical로중첩된경우허용할수있는최대중첩면적을입력합니다. - Include PAD: 선택시 Net뿐아니고 PAD까지포함하여검사를진행합니다. - Exclude segment (width): 특정 Width를가지는대상은검사에서제외해주는 Option 입니다. button을 click하면 DFE Input Floating Point Value Setting dialog 가나타나는데이를이용하여제외할 Width 범위를설정할수있습니다. Add Button을이용하여다중으로설정이가능합니다. Fig. DFE Input Floating Point Value Setting Dialog
46 .Value: 제외할 Width를입력시사용합니다..Range: 제외할 Width를범위를이용하여결정하고싶을때사용합니다..Deviation: 제외할 Width를 Deviation을이용하여결정하고싶을때사용합니다. => ~ = 0.19 ~ 0.21.Deviation (%): 제외할 Width를 Deviation(%) 를이용하여결정하고싶을때사용합니다. => % ~ %=0.18 ~ 0.22 Component/Approach Pair Comp Component1과 Component2의이격거리를검사시 Component1으로부터의상대좌표로이격거리를검사할수있는 Option이추가되었습니다. 이 Option은 Measure Base 를 Comp Location 으로선택한경우만활성화됩니다. 새로추가된 Option 의위치는다음과같습니다. DFE/Component/Approach Pair Comp/Distance - Check component2 by the relative position with component1:. Component1과 Component2의이격거리를검사할때 Component1 으로부터의상대좌표로이격거리를검사하고자할경우 Check 합니다.. Dx, Dy 항목에요구되는 Dx, Dy value를입력합니다. Dx, Dy Value는 Add button 을이용하여다중으로입력이가능합니다. DFE는이들중한경우라도조건이맞으면 Pass 처리합니다. Dx, Dy 의정의는아래그림을참조하십시오.
47 Fig. Relative Dx, Dy Definition Component/Component Shield Pin Fill Cut을검사할수있는 Option이추가되었습니다. High Speed 신호선은 Reflection Noise 제어를위해서 Impedance Matching이아주중요합니다. PIN Pad의경우신호선에비해 Width가크기때문에 Pad 지점에서의 Impedance가신호선보다낮아지게되어 Reflection 발생으로 High Speed 신호선의경우신호품질에큰영향을끼치게됩니다. 이의개선을위해서는 PAD 하단의 Ground를제거하여 Pad 부분의 Impedance를높여주어야합니다. 본 Option을이용하면특정신호선에연결된 Pad의 Component Layer와하단 Layer의 Ground가제거되었는지여부를검사할수있습니다. 새로추가된 Option 의위치는다음과같습니다. DFE/Component/Component Shield/Check Type
48 - PIN Fill-Cut: Pin Fill Cut 검사시선택합니다. Pad 하단에신호선이존재하는경우는고속신호선의 Noise가다른신호선에 Coupling 되는것은방지되어야합니다. 즉, 하단 Layer의경우기본적으로는모든 Layer의 Ground가제거되어야하나만약다른신호선이 Pad 아래에존재할경우 Component Layer의 Ground는제거되어야하지만다른신호선바로위 Layer의 Ground는제거되지않아도 Pass 처리합니다.( 그림참조 ) - Comp: 검사할 Component Group 을설정합니다. Fig. PIN Fill-Cut definition - Net: 검사할 Net Group 을지정합니다. DFE 는 Component 의모든 PIN 중지정된 Net 이연결된 PIN 의 Pad 에대해서만 Pin Fill Cut 검사를실행합니다. - GND Net: Shield 로사용가능한 Ground Net 을설정합니다. - Measure Base: Fill Cut 이되어야하는영역을선택합니다. - Silk + Pad - Pad (inside) - COC (Component Overlap Checking Area) - Pad (outside)
49 Fig. Measure Base definition Pin Fill Cut 의경우위의방법중 PAD 만선택이가능합니다.
50 Network Analysis Network Analysis에 Save As button이추가되었습니다. 기존에는 Network Analysis 결과는 Net Name 으로만저장이가능했습니다. 수정후에는수행결과저장시임의의 Name으로저장및 Load가가능합니다. 새로추가된 Option 의위치는다음과같습니다. PollEx SI/Network Analysis
PollEx Updates Period: ~ December Window Font 지원기능추가 ExtractPDBB Extract PDBB 시 ODB++ 변환옵션에폴더로선택해서읽을수있도록 command 추가. Extr
PollEx Updates Period: 2013.08.24~2014.09.30 31 December. 2014 Window Font 지원기능추가 ExtractPDBB Extract PDBB 시 ODB++ 변환옵션에폴더로선택해서읽을수있도록 command 추가. Extract PDBB시 Log file에내용기술여부를 Parameter로받아서처리할수있도록기능추가.
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