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M.S. THESIS A Study on Gate Dielectric and Interface of InGaAs MISFETs for CMOS Extension CMOS 확장을위한 InGaAs MISFET 의 게이트절연막과표면처리에관한연구 Minseok Kim FEBRUARY 2015 SCHOOL OF ELECTRICAL ENGINEERING AND COMPUTER SCIENCE COLLEGE OF ENGINEERING SEOUL NATIONAL UNIVERSITY

M.S. THESIS A Study on Gate Dielectric and Interface of InGaAs MISFETs for CMOS Extension CMOS 확장을위한 InGaAs MISFET 의 게이트절연막과표면처리에관한연구 Minseok Kim FEBRUARY 2015 SCHOOL OF ELECTRICAL ENGINEERING AND COMPUTER SCIENCE COLLEGE OF ENGINEERING SEOUL NATIONAL UNIVERSITY

초 록 본논문에서는 Recessed planar type InGaAs MISFET 구조에서가장중요한게이트절연막과계면특성에관한연구를진행하였다. 큰드레인전류와트랜스컨덕턴스, 낮은누설전류값을갖는 InGaAs MISFET 에적합한절연막의특성을얻기위해, 여러가지절연막물질후보군중에서산소기가없는막인 PEALD SiNx 막을선택하였다. 전반적으로 InGaAs MISFET 구조의게이트스택에대한연구를통해표면의 Dit값과커패시턴스확산현상을줄이고열적안정성을유지하는방법을모색하였다. ICP-CVD 시스템을이용하여 SiNx 박막의증착공정에대한연구를진행하였고이를통해열적안정성을갖고낮은주파수에서커패시턴스확산현상이작은소자를제작할수있었다. 챔버척증착온도를변화시켜가며주파수에따른커패시턴스확산현상을개선하는방안을찾았다. 또한표면의자연산화막처리를위해디지털에치, 암모니아염기성용액처리를통해서개선된누설전류특성을얻었다. 그리고표면의데미지감소를위해 N 2 플라즈마파워를낮추어누설전류를더욱감소시킬수있었다. 추가적으로메탈증착이후열처리를통해문턱전압을양쪽으로이동시키고히스테리시스, 주파수에따른커패시턴스확산현상을개선하였으며트랜스컨덕턴스와드레인전류를증가시켰다. 마지막으로수소분위기의열처리를통해기존의질소분위기의열처리보다누설전류를더욱감소시킬수있었다. 위에열거한방법들을종합하여게이트길이가짧은소자 (~100nm) 를제작하여개선된특성을얻었다. 추가적으로 high-k 물질을게이트절연막으로사용하기위해 SiNx/Al 2 O 3 이중막에대한연구및소자제작을통해문턱전압이하에서의기울기값을개선시키는연구도진행하였다. 주요어 : InGaAs MISFET, PEALD SiNx, 표면처리, 디지털에치 학번 : 2013-20756 i

Contents Chapter 1. Introduction 1 1.1 Overview of InGaAs MISFETs 1 1.2 Gate stack engineering for InGaAs 6 Chapter 2. Preparation for InGaAs MISFETs 9 2.1 Mesa isolation and gate recess 9 2.2 Ohmic contact for InGaAs MISFETs 12 2.3 Epitaxial layer structure of InGaAs MISFETs 15 Chapter 3. Gate stack engineering for InGaAs MISFETs 17 3.1 Digital etch 17 3.2 Surface treatment 19 3.3 Dielectric interface Deposition temperature 22 3.4 Dielectric interface Thickness 27 3.5 Dielectric interface Plasma power 30 3.6 Annealing Post metallization annealing 33 3.7 Dual dielectric SiNx/Al 2 O 3 38 ii

Chapter 4. Fabrication of planar type InGaAs MISFETs 40 4.1 Process of recessed 2 μm gate MISFET 40 4.2 Measurements and results 42 4.3 TEM images of fabricated devices 48 Chapter 5. Conclusions 50 5.1 Summary and conclusions 50 References 55 iii

Chapter 1 Introduction 1.1 Overview of InGaAs MISFETs Si 기반의 metal-oxide-semiconductor field-effect transistor (MOSFET) 소자는무어의법칙에따라 130 nm 기술까지물리적인스케일링이계속되어왔으나 off-state power 소비를증가시키는 gate leakage current 의증가및 carrier transport 의 saturation 현상으로단순한물리적인스케일링에따른성능향상은더이상기대할수없을것으로예상되어 on-current 를증가시키고 off-current 를감소시키는새로운기술이필요하게되었다. 여러가지다양한시도중, 90nm node 의 Si MOSFET 에서는전자이동도를향상시키기위하여 spacer 또는 source/drain SiGe, Si[C] 에피기술을통하여 Si 채널에 uni-axial stress 를가하는 'strained silicon' 기술이도입되었다. 45nm node 에서는 gate leakage current 를획기적으로줄이기위한방향으로 replacement gate (gate-first) 공정을이용한 high-k/metal gate' 기술이도입되었다. 최근 22nm node 소자에서는 short channel effect 를줄이기위하여기존의이차원적인소자구조에서 3 차원적인소자로의전이로이어져 gate 가세면을모두감싸고있기때문에효과적인 channel charge 1

control 이가능하고 planar type 의소자대비거의 2 배의 effective width 를가짐으로써많은 current 가흐르는소자를만들수있다. 그림 1.1 차세대 Logic Transistor 개발 Roadmap (2012 년 12 월 Pre-IEDM SEMATECH workshop) 그러나여러가지기술개발에도불구하고 Si 기반의 MOSFET 소자는더이상 dimension 의스케일링에따른성능향상은기대할수없을것으로예상되고 Si MOSFET 의전력소모가 scaling 을제한하는시기에진입함에따라최근높은 carrier 이동도를가지는 III-V 화합물및 Ge 기반의 complementary MOS (CMOS) 가기존 Si 소자를대체할수있는차세대해결책으로각광받고있다. 2

그림 1.2 (a) CPU 전력소모, clock-frequency (b) 차세대 CMOS 전력손실 (MIT) 3

그림 1.3 Equivalent Scaling - process technologies timing (ITRS 2011) 그러나이러한기술개발에도불구하고 Si 기반의 MOSFET 소자는더이상 dimension 의스케일링에따른성능향상은기대할수없을것으로예상되고 Si MOSFET 의전력소모가 scaling 을제한하는시기에진입함에따라최근높은 carrier 이동도를가지는 III-V 화합물및 Ge 기반의 complementary MOS (CMOS) 가기존 Si 소자를대체할수있는차세대해결책으로각광받고있다. 그럼 1.2 (a) 에서보다시피마이크로프로세서전력밀도는 100 W/cm2 에포화되어있고클락속도는 4GHz 보다진보되지않고있어서 Si 기술수준으로는극복하기어려운상황이다. 그림 1.4 와표 1.1 에나타난바와같이많은채널물질중에서상대적으로 hole mobility 가높은 Ge 와 electron mobility 가높은 III-V 화합물이각각 PMOS 와 NMOS 소자의적용소재로부각되고있다. 특히다른화합물기판과비교했을때상대적으로 gate dielectric 과의 4

계면특성이우수하며 electron 의 mobility 가뛰어난 In 1-x Ga x As (0 x 1) 가차세대 NMOS 채널물질로각광받고있다.. 표 1.1 III-V 화합물과 Si, Ge 물질의특성비교 그림 1.4 III-V 화합물및 Si, Ge 의 lattice constant 에따른 electron & hole mobility 특성비교 5

1.2 Gate stack engineering for InGaAs based MISFETs 매우높은전기이동도를가지는 III-V 반도체의큰장점에도불구하고지난 40 년간 III-V MOSFET 의소자의구현을가로막았던큰장애물중의하나는적절하게게이트절연막을 III-V 채널기판에형성하는공정의결여였다. 따라서 sub-10 nm node 에서 III-V MOSFET 의산업화를성공적으로이루기위해서필수적인중요공정은효과적인 threshold voltage control 이가능한금속전극과 III-V 채널과의 계면에서의 interface state density 가낮은 high-k gate dielectric 물질을포함하는 high-k gate stack 공정개발이필수적이며또한최적의 high speed interconnection 을위한 III-V channel 상에서의 ohmic contact 공정개발이요구된다. 최근에 InGaAs based MISFET 소자에서저항성분을줄이기위해 S/D regrowth 및 Ni-silicide 와같은방법들이도입되고있지만가장중요한것은 gate 와 channel 사이의 interface 와 dielectric 이다. InGaAs based gate stack 에서최근이슈는높은 interface state density (Dit) 값과 depletion 영역과 inversion 영역에서의 capacitance dispersion 현상, 그리고 gate stack 의 thermal stability 등의문제이다. 이를해결하기위해본논문에서는 surface treatment (digital etch, 전처리 ) 와 dielectric/interface damage 감소 (deposition power, temperature, 두께 ) 그리고 annealing (PDA, PMA, ambient) 를통해상기이슈들을해결하고자하였다. 6

그림 1.5 현재 InGaAs based gate stack 의이슈와접근방안 기존 22 nm Si MOSFET 소자에서 gate length scaling 에따른 short channel effect 를향상시키기위하여 3D MOSFET FinFET 으로의기술전이가이루어진상황을고려할때, planar III-V MOSFET 의기술및 Si 기판위에 ART (Aspect Ratio Trapping) 에피성장기술을이용하여 mobility 가뛰어난 InGaAs 화합물반도체를 channel 로사용하고 electrostatic confinement 가뛰어난 3D 구조의 III-V FinFET 소자가향후 10 nm 이하의 CMOS 소자에적용될것으로예상된다. 7

그림 1.6 3D 구조인 III-V FinFET 의필요성 8

Chapter 2 Preparation for InGaAs MISFETs 2.1 Mesa isolation & Gate recess InGaAs 기반의소자를제작하기위해처음으로 Mesa isolation 조건을테스트하였다. Mesa isolation 은 wet etch를기반으로진행하였는데 InGaAs etch는인산 : 과산화수소 : 물 =1:1:25 solution 을사용하였다. Etch rate은분당 150nm ~ 180nm 수준으로측정되었다. InP etch는인산 : 염산 : 물 =1:1:1 solution 을사용하였는데 etch rate은분당 12nm 수준으로측정되었다. 두가지 solution 은각각 InP와 InGaAs 와의 selectivity 가좋으므로 over etch가가능하나두가지 solution 모두인산계열의 solution 이다보니 slope 지는현상을막을수는없다. Mesa isolation 후 gate recess test를진행하였는데 InP etch는 etch rate이느린 mesa isolation 과동일한조건을사용하였고 InGaAs etch는 dry와 wet 두가지모두 test 하였는데각각의방법모두장단점이있다. Dry etch의경우 slope이 vertical 한대신에 InGaAs/InP layer에대한 micro control 이어렵고 wet etch의경우 solution 별로선택비가좋기때문에 etch stop을이용하여 depth micro control 이가능하나 slope 이 vertical 하지않고 gate length 가 define 한것보다커지는단점이있다. Wet etch gate recess의경우 Citric acid: 과산화수소 =20:1 solution 을사용하였는데 etch rate은 11.5A 9

[1] 이고이를 5초, 10초, 15초, 20초, 30초로 split 하여 InP layer에서 etch stop 되는지 AFM을통해확인하였다. 그림 2.1을보면 10초 ~15초정도에이미 etch stop이되며 over etch를진행하여도더이상 depth가깊어지지않음을확인하였다. 그림 2.1 Citric acid solution 의 etch rate 확인 InGaAs 를 wet etch 한뒤에 InP layer wet etch split 평가를진행하였다. Mesa isolation 과동일한조건인인산 : 염산 : 물 =1:1:1 solution 을사용하였는데 30초, 45초, 60초를 etch해도더이상 depth가깊어지지않는것을확인하여해당 solution 의 InGaAs:InP 선택비가좋음을확인할수있다. 즉, 50% 이상 over etch를진행하여도하단의 InGaAs layer 위에서 etch stop 됨을확인하였다. 10

그림 2.2 InP wet etch solution 의 etch rate 확인 Dry etch gate recess 의경우 ICP etcher 장비를이용하여 Ar gas only 조건으로 InP etch를진행하였다. Bias RF power를 split 하여진행한결과 bias RF power 20W 이상, DC bias 50V 이상의조건에서 InP가 etch 되었으며이는시간에따라 linear 하게증가하는경향을보였다. 당연하게도물리적인 dry etch를이용하여깎는조건이다보니정확하게 InGaAs layer 위에 etch stop이되지않으며선택비또한거의없는것으로확인되었다. 표 2.1 ICP Etcher 의 InP etch 조건확인 11

그림 2.3 ICP Etcher InP etch 조건의 etch rate 2.2 Ohmic contact of InGaAs MISFETs Ohmic metal의경우 Mo/Au 를기본으로 Mo/Ti/Pt/Au, Mo/Ti/Au, Pd/Ti/Pt/Au 등의 metal 종류를 split 평가하였고 ohmic 열처리및전처리에대해서도평가를진행하였다. 위의 sample 에대하여 4155A 장비를이용하여 contact 저항, sheet 저항, resistivity 등을측정하였다. 12

그림 2.4 Ohmic metal 종류 / 전처리 split 에따른저항변화 [2] 그림 2.5 Ohmic metal 종류 / 열처리 / 전처리 split 내역 그림에서볼수있듯이 Pd/Ti/Pt/Au 를 ohmic metal로사용하였을경우에기본적인저항값이가장작으나 Mo/Au 대비큰 advance 된결과를얻을수는없었으며전처리, 열처리효과도미미하였다. 13

그림 2.6 Ohmic metal 종류, 전처리, 열처리에따른저항값 그림 2.7 Mo/Au 의전처리, 장비진공도에따른저항값변화 14

Mo/Au를 reference 로사용하여저항값을측정한결과 HCl 전처리를하였을때 R c 는 0.042Ω mm, R sheet 는 58Ω/sq, r c 는 1.2ⅹ10-8 Ω cm2수준을얻을수있었고 Ti를이용하여 e-beam evaporator 장비의진공도를떨어트렸을경우에오히려저항값이올라감을확인할수있었다. 2.3 Epitaxial layer structure of InGaAs MISFETs 그림 2.8 Device structure 에따른 Epitaxial layer 의다른구조 15

Etch test는 KANC에서제공받은 wafer를통해진행하였고실제소자제작은 Intelli Epi에서주문, 제작한서로다른세가지종류의에피를사용하였다. 위의두가지는 recess type의에피이고아래의한가지는 regrowth type의에피이다. 두종류의 type 별 process 가다른데 recess type의경우 Mesa isolation 진행후에 mask SiN passivation 막을덮고 gate recess 후에 gate dielectric 을얹는구조이고 S/D regrowth type의경우 HSQ patterning 후에 S/D regrowth 를하고 mesa isolation 뒤에 remaining oxide를제거하고 gate dielectric 을얹는구조이다. 그림 2.9 InGaAs MISFET 에피구조별 process flow 16

Chapter 3 Gate stack engineering for InGaAs MISFETs 3.1 Digital etch 그림 3.1 Digital etch process schematic [3] Channel 위의 etch stopping layer인 InP layer를 damage 없이없애기위해 digital etch 방식을도입하였다. Digital etch란 surface damage 를최소화하고정확한 non-selective etching 을하기위해 oxidation 과 oxide removal process 를반복적으로시행하는것을말한다. 상기그림과같이여러 cycle을반복하여 InP layer를없앨수있지만 non-selective etching 방식이기때문에좌, 우 InGaAs 도같이없어지기때문에 gate length 가당초 pattern 보다벌어지는이슈가있다. Oxidation 의경우 conventional 한 asher 장비를사용하였는데 RF power가높을경우마지막에 channel 이드러났을때 damage 로작용할수있기때문에 low power 로시행하는것이중요하다. 이를위해 RF power를 10W, 15W, 20W로 split하여 oxidation 을진행하였는데 RF power가낮을수록표면의 roughness 가작은것을확인할수있다. 17

그림 3.2 Digital etch plasma power 별 roughness 및 etch rate Plasma power에따른 cycle 별 etch rate의경우 0.91A /cycle ~ 1.18 A /cycle 로 uniform 한결과를얻었다. Plasma power를 10W로고정시켜놓고각각 3, 5, 8 cycle의 digital etch를진행하여 etch rate을측정한결과 0.91A /cycle 의 precise 한결과를얻었다. 그림 3.3 Digital etch cycle 별 etch depth 18

3.2 Surface treatment 그림 3.4 표면처리에따른 contact angle 및 NH 4 OH 처리에따른 BV [4],[5] Digital etch 후에 channel 이드러난이후에표면처리에대한연구를진행하였다. 최근에발표된논문들을살펴보면 InGaAs channel 전처리에대해여러가지표면처리에대한연구가진행중인데대표적으로 HCl, NH 4 OH, (NH 4 ) 2 S 등의처리등이있다. Purdue 대학에서 2007년에 IEDM에발표한논문을보면표면의 roughness 를 direct 로확인할수있는 surface 의 contact angle을보면아무처리를안한 sample 과 HCl 처리를한 sample 대비 NH 4 OH, (NH 4 ) 2 S 처리를한 sample 의 19

roughness 가양호함을확인할수있다. 2014년에 JAP에발표된논문에서도 post deposition annealing 만진행한 sample 대비 NH 4 OH 전처리를추가한 sample 이 breakdown voltage 가더큰것을확인할수있다. 이러한논문들을기반으로 digital etch 2 cycle 을기본적으로진행한 sample 에서 NH 4 OH 처리 1분, 3분, 3분에 5% (NH 4 ) 2 S 전처리를추가하여 split 평가를진행하였다. 그림 3.5 NH 4 OH 처리및 (NH 4 ) 2 S 처리에따른 C-V/I-V 특성 20

그림을보면 C-V measurement 결과는 4가지 split sample 모두거의차이가없음을확인할수있다. 그러나 leakage 특성의경우 (NH 4 ) 2 S 처리를한 sample 의 breakdown voltage 가가장낮고 uniformity 가매우좋지않음을확인할수있다. NH 4 OH 전처리의경우처리시간이길수록 breakdown voltage 가커짐을확인할수있다. 그림 3.6 NH 4 OH 처리및 (NH 4 ) 2 S 처리에따른 frequency dispersion Surface treatment 를통해표면의 native oxide를제거하여 frequency dispersion 현상이개선될것또한기대하였으나실질적으로측정해본결과 4가지 split된 sample 모두 frequency dispersion 특성은유의차가없음을확인하였다. 실제 ammonium sulfide ((NH 4 ) 2 S 처리가소자특성에영향을미치는지를확인하기위해 InGaAs MISFET 소자를제작하여특성을확인해본결과 5% (NH 4 ) 2 S 전처리를 10분한 sample 과하지않은 21

sample 사이에 slight 한 Vth positive shift 현상이나타나기는하지만 거의특성의차이를보이지않아이를 reference 공정에서는사용하지 않기로결정하였다. 그림 3.7 (NH 4 ) 2 S 처리유 / 무에따른소자특성 3.3 Dielectric interface Deposition temperature Dielectric 과 interface 사이의계면특성을개선시키기위해 MIS capacitor 를제작하여 C-V measurement 및 I-V characteristic 평가를진행하였다. MIS capacitor 의구조는 n-type Si 위에 PEALD SiN 막을 50A deposition 하고상부에는 Ni/Al (Au) 하부에는 Ti/Al (Au) 를증착하여 vertical 한 capacitor 의특성을확인하였다. PEALD SiN 막은 two-step 으로 deposition 을진행하였는데그이유는 InGaAs material 자체가 thermal budget 이낮기때문에고온에서 (400 ) 오랜시간 deposition 진행할경우 device 의특성자체가 degradation 되기때문이다. 이와관련해서는 deposition temperature & thickness 장에서다시논의하도록하겠다. 22

그림 3.8 MIS Capacitor structure 및 two step deposition method split Two step deposition method 를이용하여 10A 의 interfacial layer의온도를 split 하여진행하였는데결과적으로 400 PEALD SiN 10A 을 interfacial layer로사용한 sample 의 frequency dispersion 특성이가장우수하였다. 사실막의 deposition 온도가증가할수록막이 dense해져특성이좋을것을예상할수있지만 InGaAs material 자체의 thermal budget과 ICP CVD 장비의 temperature limit으로인해 400 이상의막평가에는무리가있었다. Frequency dispersion 특성으로인해 interfacial layer를 400 로사용하였을때계면특성이가장우수함을유추할수 23

있다. 그림 3.9 Interfacial layer 의온도에따른 frequency dispersion 특성 24

그림 3.10 Recessed InGaAs MISFET schematic 이렇게 two step deposition 으로평가한막을실제 MISFET 소자에적용하였을때어떤특성을가지는지에대해 split 평가를진행하였다. 250 50A only 막의경우에는워낙 frequency dispersion 특성도좋지않고막자체가 leaky하여실제소자제작평가에서는배제하였다. 즉, interfacial layer의두께는 10A 으로고정시킨상태에서온도를각각 300 /350 /400 로 split 평가진행하였다. MIS capacitor 와마찬가지의결과로 interfacial layer를 400 로사용하였을경우에 max transconductance (G m ) 와 on current (I D,max ) 값을얻을수있었다. Interfacial layer가 300 /350 일경우두소자의 I-V characteristic 은거의비슷하였고 uniformity 등의다른특성도큰차이를보이지않았다. 25

그림 3.11 Interfacial layer 의온도에따른소자특성 26 i

3.4 Dielectric interface Thickness 그렇다면 interfacial layer 의두께는 10A 가적정한두께인지에대한의문이들었기때문에두께를 10A 에서 15A 로증가시켜서소자특성을 check하였다. Interfacial layer의두께가 5A 증가함에따라 max Gm값과 Id,max 값또한각각증가하였다. 그러나최종적으로 high-k 막을 gate dielectric 으로사용하고 E.O.T (Effective Oxide Thickness) 값을줄이기위해 interfacial layer의두께를증가시키는쪽은앞으로나아가야할방향과맞지않기때문에추가적인실험은 10A 를 reference 로사용하였다. 그림 3.12 Interfacial layer 의두께에따른소자특성 27

InGaAs material 의 thermal budge은 500 정도로알려져있으나 400 정도의온도에서오랫동안열처리를하거나 deposition 을진행할경우에도소자특성은 degradation 됨을확인할수있었다. 상기에서언급한 E.O.T 를줄이기위해서 leakage current 증가를감수하더라도 gate dielectric 의두께를 50A 에서 30A 으로줄이는평가를진행하였고좀더 dense한막을얻기위해 interfacial layer 막만 400 로 deposition 하지않고전체막을 400A 로 deposition 하는평가또한진행하였다. 그림 3.12 Interfacial layer 의유 / 무및 total 두께에따른소자 split 첫번째와두번째 sample 은각각 400 only로 gate dielectric 을각각 30A /50A deposition 하였고세번째와네번째 sample 은각각 400 10A 의 interfacial layer를사용하고 total gate dielectric 두께를각각 30A /50A deposition 하였다. 이러한 split을통해얻을수있는결과는크게두가지이다. 첫째로고온에서오랫동안 deposition 을진행시소자특성의 thermal degradation 과 Vth negative shift 현상이일어난다. 둘째로 leakage current 는 total dielectric 두께에영향을받는다는것이다. 이러한네가지의 split된 sample 들의특성을비교해본결과 reference 로사용하는공정인 interfacial layer를 400 10A 의막을사용하고 total 28

dielectric 두께가 50A 인 sample 의특성이가장좋고 total dielectric 두께가 30A 인 sample 의경우 leakage current 가증가해서이러한문제가 Gm과 I D,max 에영향을미치는것으로보인다. 400 only 막의소자는 30A 이 1시간 45분, 50A 이 2시간 30분정도 deposition time이소요되어 InGaAs material 의 thermal degradation 이일어나소자특성이매우좋지않다. 그림 3.13 Interfacial layer 의유 / 무및 total 두께에따른소자특성 29

3.5 Dielectric interface Plasma power Channel 위에 dielectric 이바로올라가는구조이기때문에 ICP-CVD 장비를이용한 PEALD SiN 막의특성상 channel 이받는 plasma damage 를무시할수없다. 일반적으로 PEALD SiN는 600W의 plasma 를띄워막을올리는데이 power를 300W로줄여 interface 의 damage 를최소화하려고하였다. 그림 3.14 Reaction scheme for N 2 plasma / SiH 4 PEALD process & Structure of completed PEALD SiN x thin film [6],[8],[9] 30

그림 3.15 Schematic of conventional ICP-CVD system [7] 표 3.1 PEALD SiN N 2 plasma power 및기타조건 앞에서언급했던 two step deposition (600W PEALD SiN 400 10A + 250 40A ) 대비 three step deposition (300W PEALD SiN 400 5A + 600W PEALD SiN 400 5A + 250 40A ) 막이 total 31

dielectric thickness 관점에서는 50A 으로동일하나 channel low damage 관점에서 leakage 특성이더욱양호함을확인할수있다. 그림 3.16 N 2 plasma power 에따른 C-V/I-V characteristic 그렇다면 interfacial layer 를 300W PEALD SiN을사용하였을때두께는몇 A 이가장 optimum point인지, 300W PEALD SiN only로 interfacial layer를사용하면문제가없는지에대한의문점이들수있다. 그리하여 interfacial layer의두께를 10A 으로고정시켜놓고 400 300W PEALD SiN 10A only, 300W PEALD SiN 7.5A / 600W PEALD SiN 2.5A, 300W PEALD SiN 5A / 600W PEALD SiN 5A, 300W PEALD SiN 2.5A / 600W PEALD SiN 7.5A 등의네가지 sample 을 split하여 low plasma SiN가 interface 에미치는영향에대해알아보고자하였다. 32

그림 3.17 Low plasma(300w) 두께에따른 C-V/I-V characteristic 그림에서확인할수있듯이 interfacial layer에 low plasma PEALD SiN (300W) 두께가커질수록 max capacitance 값이증가하고대신에 leakage current 도같이증가하는현상을확인할수있다. 단, low plasma PEALD SiN 두께가 10A 일경우 leakage current 가다른 sample 대비너무커서실제 gate dielectric 으로사용하기에는문제가있어보임을확인하였다. 3.6 Annealing Post Metallization Annealing (PMA) 앞서언급했던것처럼 InGaAs material 자체의 thermal budget 이낮기때문에 PDA, PMA, ohmic 열처리등의후속열처리 step이부담스럽긴하다. 그러나 400 10분이하의 PMA는여러가지장점이있다. 일단그림에서확인할수있는것처럼 MIS capacitor 에서확인해본 33

결과 Vth가 PMA 온도에따라서 positive shift하며온도가증가함에따라 hysteresis 또한개선된다. 또한 PMA 유무에따라 depletion / accumulation 영역에서의 frequency dispersion 현상또한개선됨을확인할수있다. 그림 3.18 PMA 온도에따른 C-V measurement 특성 단, 2 μm gate length device 에서전기적인특성을확인해본결과 34

PMA 온도가 350 까지는 Vth positive shift 및 Gm, on current 증가현상이재현성있게나타나지만 400 부터특성의차이가없음을확인할수있다. 이역시 InGaAs material 의 thermal budget 문제로해석할수있는부분이다. 그림 3.19 PMA 온도에따른소자특성변화 35

RTA (Rapid Thermal Annealing) 장비를이용하여 PMA를진행할때에 chamber 분위기 (ambient) 또한소자특성에영향을미친다. 2012년에 JAP에 Stanford 에서발표한논문에서도질소분위기에서열처리한 sample 과수소분위기 (H 2 5%, N 2 95%) 에서열처리한 sample 의특성을비교해본결과수소분위기의열처리가 leakage current 관점에서우수하며온도는낮은 sample 의결과가가장좋은것으로확인되었다. (300 ~ 400 사이에서 ) 그림 3.20 PMA ambient 에따른 C-V/I-V characteristic ( 논문그림참조 )[10] 36

실제 process 가동일한구조를갖는 sample 을 N 2 ambient 와 forming gas PMA를 270 에서 10분동안진행하여특성을비교해본결과 forming gas PMA (H 2 5%, N 2 95%) 의 leakage current 및 breakdown voltage 의특성이가장우수하였다. 그림 3.21 PMA ambient 에따른 C-V/I-V characteristic 37

3.7 Dual dielectric SiNx/Al 2 O 3 실제소자제작에앞서 E.O.T scaling 을하기위해궁극적으로 higkk 물질을이용한 gate dielectric 을사용해야하는데그이유로 SiNx only로는 leakage current 및소자특성관점에서 scaling 에한계가있음을확인하였다. 실제로앞서사용한 SiNx 50A 대비 30A 으로만줄여도 Gm 및 on current 가거의 1/4 이상줄어듦을확인할수있다. 그림 3.22 SiNx 두께 scaling 에따른소자특성 degradation 이로인해 high-k material 을 gate dielectric 으로사용해야하는필요성을절감하였으며가능한후보군으로는 Al 2 O 3 (k=9), HfO 2 (k=25) 등이있다. 일단 self cleaning 효과로인해 InGaAs material 에서특히자주사용하는 Al 2 O 3 를 SiNx와 dual layer로사용해평가하였다. 38

그림 3.23 Al 2 O 3 only 막과 SiNx/ Al 2 O 3 dual 막의 leakage 특성차이 위의그림에서와볼수있듯이 Al 2 O 3 only 막 50A 대비 SiNx 10A / Al 2 O 3 40A dual layer가 leakage current 및 breakdown voltage 특성이우수하다. 이와더불어 SiNx 50A only 막대비 SiNx 10A / Al 2 O 3 dual layer 막이 leakage current 는증가하는단점이있지만 max capacitance 값이 1.5배수준증가하는장점을가지고있어 trade off를고려하더라도 on current 관점에서얻는이득이있을것이라고생각하였다. 그림 3.23 SiNx only 막과 SiNx/ Al 2 O 3 dual 막의 C-V/I-V characteristic 39

Chapter 4 Fabrication of planar type InGaAs MISFETs 4.1 Process of recessed 2 μm gate MISFETs 앞서얻은결과들을바탕으로실제 gate recessed 2μm MISFET 소자에적용하였다. 일단아세톤 / 메탄올 /IPA의 solvent 로 initial cleaning 을진행하고인산 : 과산화수소 : 물 = 1 : 1 :25 / 인산 : 염산 : 물 = 1 : 1 : 1 wet etch solution 을이용하여 mesa isolation 을진행하였다. 그이후 ICP CVD 장비의 NH 3 SiN 막을 mask와 passivation 용도로 deposition 하고 citric acid solution (Citric acid : 과산화수소 = 50 : 1) 을이용하여 gate recess 를진행하였다. 그다음앞서언급한 digital etch 방식과 NH 4 OH 용액을 (29%, 원액 ) 이용한 surface treatment 를진행하였다. 이후 PEALD SiN을 two step deposition 방식으로 50A deposition 하고 PDA (Post Deposition Annealing) 를 N 2 ambient 에서 500 1분동안진행하였다. 그리고나서 ohmic opening 을통해 ohmic 영역에덮여있는 gate dielectric 을제거하고 Mo/Au를 e-beam evaporation 장비를통해얹고나서 gate 영역에 Ni/Au를마지막으로얹는다. 그이후 PMA를 forming gas annealing 350 10분동안진행하여전기적인특성을측정하였다. 40

그림 4.1 Process flow of InGaAs MISFET 41

그림 4.2 Process flow of InGaAs MISFET (Schematic) 4.2 Measurements and results 앞선 process flow 대로 2μm gate length 를갖는 photo device 를제작하여 4155A 측정장비를이용하여특성을측정한결과 V DS =0.7V에서 max Gm 값은 0.26mS/ μm, I D,max 값은 0.21mA/ μm의특성을얻었다. Gate leakage current 의경우 2.2ⅹ10-8 A/ μm, subthreshold slope는 V DS =0.3V/0.5V/0.7V 일때동일하게 206mV/dec 의값을보였다. Photo device 의수율 (yield) 은대략 50% 정도의결과를얻을수있었다. 42

그림 4.3 DC characteristics of fabricated long channel device (2 μm ) 43

상기 process 를토대로 gate length 가작은 e-beam device 를제작하여특성을평가하였다. E-beam device 의경우 gate length 가 photo device 대비작기때문에이에따라 short channel effect 에따른 leakage current 가증가하는대신좀더큰 G m,max 와 I D,max 를기대할수있고 동일한 gate dielectric (PEALD SiN 400 10A / 250 40A ) 을 사용하였기때문에비슷한 level 의 interface state density (Dit) 와 subthreshold slope 을얻을것으로예상하였다. 예상했던대로 gate length 가 100nm인 e-beam device 를제작한결과 length 가줄어듦에따라 I off 는증가하고 G m,max 와 I D,max 값또한증가하는경향을보였다. Gate length 가 100nm인소자에서 V DS =0.7V일때 I D,max 는 0.7mA/ μm, G m, max 는 0.61mS/ μm의결과를얻을수있었다. 또한 short channel effect 가증가함에따라 I off current 는 100nA/ μm로 photo device 대비증가하였으며 subthreshold slope 또한 V DS =0.3V에서 167mV/dec 로개선의여지가남아있다. 추가적으로 gate dielectric, surface treatment, interface native oxide 제거에대한최적화가필요할것으로예상된다. 44

그림 4.4 DC characteristics of fabricated short channel device (100nm) 이를통하여 PEALD SiN 막보다 high-k 이고앞선 chapter 에서평가 진행했던 Al 2 O 3 막을 dual layer 로사용해서소자를제작하여특성을 45

측정하였다. 막의조건은 PEALD SiN의경우 two step deposition 조건 (400 300W PEALD SiN 5A +600W PEALD SiN 5A ) 을 interfacial layer로사용하고그위에 H 2 O base의 300 Al 2 O 3 를 40A 증착하여 total dielectric 두께를 50A 로맞춰서소자를제작하였다. 동일한 2μm gate length 를갖는 photo device 중 SiN only 소자와 SiN/A l2 O 3 dual layer 소자의특성을비교한결과 dual layer 소자가 only 소자대비 Vth positive shift, Gm, I D,max slightly 증가, leakage 증가하는특성을나타냈다. 또한 subthreshold slope 의경우에도어느정도의개선된결과를얻었으나이는 interface 의 quality 및 Dit (Interface Trap Density) 에 critical 한영향을받기때문에 interface 에동일한 SiN 막을사용한이상처음부터큰개선이있을것으로생각하지는않았다. Al 2 O 3 막의유전율이 SiN 대비높기때문에 ( 이론적인 k값, SiN=7, Al 2 O 3 =9) 어느정도예상했었던결과이나앞서 MOS capacitor 에서보았듯이 maximum capacitance 값이 1.5배증가한것대비 current 증가량이낮은것을보아 Al 2 O 3 막의개선이필요할것으로보인다. 현재 H 2 O base의 Al 2 O 3 막을사용하였는데이를 O 3 base로변경하면좀더특성개선을얻을수있을것으로기대되며추가적으로 HfO 2 등의유전율이더큰막질을 dual layer로사용할경우작은 leakage current 와 subthreshold slope 값을얻을수있을것으로보인다. 46

47

그림 4.5 SiN only 막대비 SiN/Al 2 O 3 dual 막적용소자특성 4.3 TEM images of fabricated devices 실제소자를제작하여 gate length 100nm가제대로구현이되었는지, 막은정상적인두께로증착이되었는지, 소자의구조는생각한대로만들어졌는지확인하기위해 transmission electron microscopy (TEM) 분석을시행하였다. 그림에서볼수있듯이소자의구조는예상한대로구현이되었음을확인할수있고 gate length 도 100nm에근접하게제작이되었음을확인할수있다. Gate dielectric 으로사용한 PEALD SiN 막또한 target 값인 5nm에근접하게증착이되었음을확인할수있으며 digital etch 또한 3 cycle 에따른 ~3nm 정도 recess 가되었음을확인할수있다. 48

그림 4.6 100nm gate 소자의 TEM image 그림 4.7 Gate dielectric 과 channel 영역의 TEM image 49

Chapter 5 Conclusions 5.1 Summary and conclusions 본논문에서는 InGaAs material 을기반으로한 III-V channel 을이용한 MISFET 제작에있어서 interface 와 gate dielectric 에대한연구를중점적으로진행하였다. Gate dielectric 은여러가지후보군중에서 oxygen free dielectric 인 PEALD SiNx를선정하였고그안에서의연구는크게세가지 approach 로진행되었다. 첫번째로 dielectric 과 interface 의표면처리에대한연구로써 InP etch stopping layer를최대한 channel 에 damage 없이제거하기위해 digital etch 조건을잡았고 breakdown voltage 및 leakage current 특성을개선시키기위하여 NH 4 OH 전처리조건을평가하였다. 두번째로 dielectric deposition 시 InGaAs material 의 degradation 을최대한억제하기위해 dielectric deposition temperature 와 plasma power, thickness 를 split 평가하여최적의 deposition 조건을찾았다. 세번째로 PDA의 ambient 와온도, 시간등의평가를통하여 thermal budget 을넘지않는한에서특성개선을위한최적점을찾았다. 위의세가지 approach 를 long channel photo device (Lg=2 μm ) 와 short channel e-beam device (Lg=100nm) 에각각적용하여기존대비개선된결과를얻을수있었다. 50

그림 4.8 InGaAs MISFET 소자에서현재진행중인이슈들 그림 4.9 Gate dielectric 의여러가지후보들과 PEALD SiNx 의장점 51

그림 4.10 InGaAs based gate stack 에서의현재이슈들과본논문에서의 접근방안 Ⅲ-Ⅴchannel 을이용한 CMOS extension 기술은, 한국이메모리산업에서강세를보이고있는기존의기술과는달리, 약세를보이고있는비메모리반도체분야 ( 파운더리산업포함 ) 에적용할기술로서국내기업의경쟁력강화와발전에매우중요한역할을할것으로예상된다. 52

Ⅲ-Ⅴchannel 을이용한 CMOS extension 기술개발의궁극적인목적은, 현재의 CMOS 기술을 12 nm이하의 node로연장시키는데있다. 이와같은기술개발로인한소형 transistor 기술개발은반도체산업의핵심임과동시에, high-speed 와 high-frequency 전자시스템의핵심으로서, CMOS 뿐만아니라, 스마트폰, cellular base stations, fiberoptic system, wireless local-area network, satellite communications 등에까지응용가능하다. 그림 4.11 CMOS 비례축소에따른 IC 응용제품스펙트럼 (Intel) 53

그림 4.12 Logic LSI applications (Toshiba) 이외에도 Ⅲ-Ⅴchannel 용 CMOS compatible 저저항 contact 공정및특성평가기술은 III-V MOSFET 의소자동작특성을향상시키는데필수적인핵심요소기술로서각종비메모리 Logic 소자뿐만아니라, RF+MW 무선통신칩등의통신소자와같은광범위한고성능반도체소자에적용할수있다. 54

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Abstract A study on Gate Dielectric and Interface of InGaAs MISFETs for CMOS Extension Kim Minseok Electrical and Computer Engineering Seoul National University InP based InGaAs high-electron mobility transistors (HEMTs) and metal insulator semiconductor field effect transistors (MISFETs) have developed remarkably over the past two decades. It could be the one of the Si technology's next generation solution due to the high electron mobility. PEALD SiNx can be a good candidate as an effective dielectric for n-type InGaAs for MISFET applications. Oxygen free dielectrics may be helpful in avoiding interface oxidation during or after dielectric deposition. In overall, there are three approaches to solve many issues in InGaAs based gate stack such as high interface state density, capacitance dispersion in depletion/accumulation, thermal stability. These approaches are surface treatment(digital etch, NH4OH, etc), 57

dielectric interface(deposition temperature, plasma power, thickness) and annealing(ambient, temperature, time). In this thesis, we have effectively improved weak inversion/depletion hump in the low frequency C-V curves of InGaAs MOS capacitors by employing various deposition temperature of high quality PEALD SiNx as an interfacial layer. Also we have comparatively low leakage current by applying surface treatment such as digital etch, NH4OH and low power plasma nitridation. In addition, we have improved hysteresis and threshold voltage positive shift, low frequency capacitance dispersion by doing post metallization annealing. We fabricated short channel (100nm) / long channel (2um) devices and we got better characteristic by putting these method together. Lastly, we researched SiNx/Al2O3 dual layer in order to use high-k gate dielectric. We have proposed a novel two-step deposition method to improve interface quality in SiNx/InGaAs MISFET. The fabricated device with the two-step deposition method, three-step deposition method gate dielectric exhibited superior characteristic in frequency dispersion and other characteristics. It is also important to indicate that PEALD SiNx could be a useful gate dielectric for InGaAs applications. Keywords : InGaAs MISFET, PEALD SiNx, surface treatment Student Number : 2013-20756 58