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Product Manual FANDA (Flexiable And Adaptive) - FA (Xilinx FPGA XCA00T - EVM 보드 ) Embedded and Logic Solution elogics 이로직스 RM0-, Digital Empire, #,Gasan-dong, 서울특별시금천구가산동 번지 Geumcheon-gu Seoul, Korea. (Zip: 0-0) 디지털엠파이어 0-호 ( 우 : -00) Phone: (0) - 전화 : (0) - Fax: (0)- 팩스 : (0)- naaman@paran.com naaman@paran.com www.elogics.co.kr www.elogics.co.kr 0 elogics All rights reserved

FANDA-FA Manual Version Description Date Who.0 Initial Create 0-0-0 Elogics

목차. 제품설명.... 제품사양.... 제품구성.... 보드사진및구성도.... 블록별부품특징.... FANDA-FA 회로설명.... 마이크로브레이즈와피코브레이즈특징.... 콘넥터설명... 9. ISE PROM FILE(*.MCS) 만들기... 0. EXAMPLE PROJECT...

. 제품설명 FANDA-FA 은 Xilinx사의 Artix 시리즈중 XCA00T-FG 패키지로제작된 FPGA EVM보드입니다. 보드내에 Onchip PHY(0/00/000)bps, Mbyte DDR(Bit) 메모리, LVDS 00Mhz OSC, USBSerial,Bbit LED, Bit DIP Switch등이내장되어있다. 또한사용자가포트를확장할수있도록 0핀 IO포트가 개있습니다. 구동전원은 V A 전원으로동작하며, 동작상태를표시하기위한 Status LED등이있습니다. 소프트웨어적으로본제품은 Xilinx 사에서제공되는 Vivado, ISE Tool을사용하며, H/W개발언어인 VHDL, Verilog를습득및여러가지 IP(UART, HDMI, DSP Block, MAC) 들을실습할수있습니다. 보다나은설계방법으로서 EDK, 어셈블리어 (KSPSM.EXE) Tool를가지고 FPGA내부에 Bit MicroBraze, Bit Picobraze를내장하는방법과예제프로그램을테스트할수있는 EVM 보드입니다. 단지교육용만아니라여러가지용도로응용할수있도록확장 I/O 포트가내장되어있습니다.. 제품사양.. 하드웨어사양 FPGA : Xilinx XCA00T-CSG(000) 만게이트사용할수있음 DDR-Bit Mbyte(00Mhz) AR0-Gbps 이더넷 PHY Single USBSerial Port FPGA Configuration EEPROM(SPI PROM) DC Power V 입력 ( 역전압, 과전압 ) 보호회로 bit dip switch bit LED, 전원표시 LED 업보드확장콘넥터 (x0xx.0mm) 보드사이즈 : mm x 90mm.V LVDS 00Mhz, 9.Mhz OSC 전원스위치.. 소프트웨어사양 ISE., EDK ( 예제코드 ), ISE. 이상지원됨 Vivado 0, 0. 지원함 제공소스 : 마이크로브레이즈예제기본 Serial Uart Source 코드 Picobraze Example 소스코드 Analog Device ADC(Audio Codec 소스코드 ) Audio Codec보드구매시 Wincap DLL 코드

.. 전기적사양 V A DC 아답터.0V FPGA CORE 전원.V DDR 메모리전원.V,.V 선택 I/O 전원. 제품구성 구분 수량 비고 FANDA-FA 판매 제품설명서 이로직스 회로도 PDF, ORCAD 원본 Webhard 제공소스 - 마이크로브레이즈, Picobraze 예제코드 Webhard

. 보드사진및구성도.. TOP 면사진.. BOTTOM 면사진

.. BLOCK DIAGRAM SWITCH X DDR LVDS OSC ARTIX XCA00T- ETH RNX90 PWR.0V.V.V.V P P9 USB RJ DC. 블록별부품특징.. FPGA : XCA00T- XILINX 나노공정으로제조된최신칩 옵션에따라서 XCAT, T, 0T, 00T-CG CSG패키지 0. BALL 피치 Block RAM,PLL,DSP Slice Block.V,.V I/O Port( 선택적 ).. DDR : KBGG GBIT BIT SDRAM Bit DDR 인터페이스 00Mhz 동작 9FGGA PIN.. USBSERIAL : FTQ USB.0 고속통신 UART 모드및 FIFO 모드동작 Default : uart 통신모드.. 시스템전원 CORE 전원 : SC-A

9 AGND GND GND GND GND GND GND GND GND GND.uF.uF PGB0000MR PGB0000MR C 0.uF G G VPHY VPLL I/O 전원 : SC-A Switching Regulator.. 0/00/000bps 이더넷 Atheros 0/00/000 이더넷 PHY Mhz Clock RGMII 인터페이스,Autonegotiation.. 보드동작클럭.V MEMS LVDS OSC(.0x.0mm).V OSC (. x.0mm). FANDA-FA 회로설명.. Main FPGA : Xilinx Artix XCA00T-CSG FA 보드의전체적인제어를담당함 USBSerial 인터페이스, DDR, MAC PHY 통신, SPI 통신 동작상태 LED 제어 확장 I/O PORT 제어.. USBSerial 회로도. FPGA내 BANK 핀과연결.V I/O 전원 Mode 설정에따라서표준 Uart, FIFO, Jtag, SPI 모드로사용함 Serial SPI Rom 사용 VPHY VDD_V VPHY VDD_V L9 C BEAD C.uF 0.uF VDD_V U VDD_V VB D- D+ ID G USB UX0-MB-ST, miniusb Ty pe AB R9 R 0K 0K VCC CS U CLK DI GND DO 9LCBT-I USB_V D R USB_D- USB_D+ D EECS EECK EEDT K VCORE UVCCA R K % Y MHz C pf EECS EECK EEDT C pf 0 VREGIN AD0 9 AD VCCD AD VCORE AD VCCA AD AD USBDM AD USBDP AD AC0 AC REF AC AC AC EECS AC EESK AC EEDATA AC AC AC9 XTAT RESET XOUT TEST FTHQ 0 GND VCC-IO VCC-IO VCC-IO 9 0 9 0 R 9K R C 0.uF FT_TXD FT_RXD USB_AD USB_AD USB_AD USB_AD USB_AD USB_AD USB_AC0 USB_AC USB_AC USB_AC USB_AC USB_AC USB_AC USB_V VDD_V 9K UVCCA VCORE C9 C

uf/v 0.00uF 0.uF 0.uF 0.uF 0.uF.. FPGA DDR회로도 FPGA내 BANK핀과연결.V I/O 전원 MIG(Memory IP Generator) 통해서 IP 생성 VREF 0.V 전원 동작주파수 00Mhz VCC.V + CT VCC.V R 0K DDR_VREF R 0K C C C C C XR XR XR XR XR A C D F G J UD IO_0_ IO_LP_T0_ADP_ IO_LN_D0_ADN_ IO_LP_D0_ADP_ IO_LN_D0_ADN_ IO_LP_T0_DQS_ADP_ IO_LN_T0_DQS_ADN_ IO_LP_T0_ IO_LN_T0_ IO_LP_T0_ADP_ IO_LN_T0_ADN_ IO_LP_T0_ IO_LN_T0_VREF_ IO_LP_T_ADP_ IO_LN_T_ADN_ IO_LP_T_ADP_ IO_LN_T_ADN_ IO_L9P_T_DQS_ADP_ IO_L9N_T_DQS_ADN_ IO_L0P_T_ADP_ IO_L0N_T_ADN_ IO_LP_T_SRCC_ IO_LN_T_SRCC_ IO_LP_T_MRCC_ IO_LN_T_MRCC_ IO_LP_T_MRCC_ IO_LN_T_MRCC_ IO_LP_T_SRCC_ IO_LN_T_SRCC_ IO_LP_T_DQS_ IO_LN_T_DQS_ IO_LP_T_ IO_LN_T_ VCCO 0 IO_LP_T_ VCCO IO_LN_T_ VCCO IO_LP_T_ VCCO IO_LN_T_ VCCO IO_L9P_T_ VCCO IO_L9N_T_VREF_ IO_L0P_T_ IO_L0N_T_ IO_LP_T_DQS_ IO_LN_T_DQS_ IO_LP_T_ IO_LN_T_ IO_LP_T_ IO_LN_T_ IO_LP_T_ IO_LN_T_ IO BANK F C C B B A A D C E E E D C B A A B A B B D D E D F F E D H G C C H G F E G F G G J H J J K K H H J DDR_VREF DDR_OPT DDR_A DDR_A DDR_A0 DDR_A9 CLK_DDRA CLK_DDRA# DDR_A DDR_A DDR_A DDR_A DDR_A DDR_A DDR_A DDR_A DDR_A0 DDR_BA DDR_BA DDR_BA0 DDR_RAS DDR_CAS DDR_WE DDR_CS DDR_CKE DDR_DB0 DDR_DB DDR_DB DDR_DB DDR_DQS0_P DDR_DQS0_M DDR_DQM0 DDR_DB DDR_DB DDR_DB DDR_DB DDR_RST DDR_DQM DDR_DB DDR_DB9 DDR_DQS_P DDR_DQS_M DDR_DB0 DDR_DB DDR_DB DDR_DB DDR_DB DDR_DB LENGTH SAME DIFF ROUTING VCC.V U A E A VDDQ. DQ0 F C VDDQ. DQ F C9 VDDQ. DQ F D VDDQ. DQ H E9 VDDQ. DQ H F VDDQ. DQ G H VDDQ. DQ H H9 VDDQ. DQ D B VDDQ.9 DQ C D9 VDD. DQ9 C G VDD. DQ0 C K VDD. DQ A K VDD. DQ A N VDD. DQ B N9 VDD. DQ A R VDD. DQ R9 VDD. C VDD.9 UDQS B DDR_A0 N UDQS# F DDR_A P A0 LDQS G DDR_A P A LDQS# DDR_A N A DDR_A P A UDM D DDR_A P A LDM E DDR_A R A DDR_A R A DDR_A T A DDR_A9 R A DDR_A0 L A9 M DDR_A R A0/AP VREFCA DDR_A N A A/BC VREFDQ H T T A T CLK_DDRA J nc/a RESET CLK_DDRA# K CK K DDR_CKE K9 CK ODT CKE ZQ L DDR_CS L DDR_RAS J CS DDR_CAS K RAS DDR_WE L CAS WE DDR_BA0 M DDR_BA N BA0 A9 DDR_BA M BA VSS. B BA VSS. E B VSS. G B9 VSSQ VSS. J D VSSQ VSS. J D VSSQ VSS. M E VSSQ VSS. M9 E VSSQ VSS. P F9 VSSQ VSS.9 P9 G VSSQ VSS.0 T G9 VSSQ VSS. T9 VSSQ VSS. DDR_DB0 DDR_DB DDR_DB DDR_DB DDR_DB DDR_DB DDR_DB DDR_DB DDR_DB DDR_DB9 DDR_DB0 DDR_DB DDR_DB DDR_DB DDR_DB DDR_DB DDR_DQS_P DDR_DQS_M DDR_DQS0_P DDR_DQS0_M DDR_DQM DDR_DQM0 DDR_VREF DDR_VREFM DDR_RST DDR_OPT R 0 DIFF ROUTING XCA00T-CS KBGQQ-HC(L)E-.. 0/00/000bps PHY이더넷회로도 FPGA내 BANK 핀과연결.V I/O 전원 RGMII 모드사용 Picobraze를이용한 MDIO통신 Mhz Crystal 9

9 EPAD AVDD AVDD AVDD AVDD DVDDL VDD AVDD LX 9 VETH_VDDIO VADDL_PHY VDDL_PHYVDD_V VETH_AVDD_. VDDH_PHY VETH_VDDIO VDD_V VETH_AVDD_. C0 0.uF R 0K L BEAD L0 L.uH BEAD LX_VCC L BEAD C 0.uF, GMAC_MDIO, GMAC_MDC GMAC_TCLK GMAC_CTLTX GMAC_TXD GMAC_TXD GMAC_TXD GMAC_TXD0 ETH0_RCLK GMAC_RCLK ETH0_RXDV GMAC_CTLRXD ETH0_RXD GMAC_RXD ETH0_RXD GMAC_RXD ETH0_RXD GMAC_RXD ETH0_RXD0 GMAC_RXD0 LENGTH SAME R.K C pf Y MHz U MDIO MDC GTX_CLK TX_EN 9 TXD TXD TXD TXD0 RX_CLK RX_DV RXD 0 RXD RXD RXD0 CLK_M PPS 9 RBIAS XTAL_IN XTAL_OUT RESET_B VDDH_REG 0 VDDIO_REG 9 MDI0_P MDI0_N MDI_P MDI_N MDI_P MDI_N 0 MDI_P MDI_N SIP SIN SOP SON SD LED LED LED INT 0 WOL_INT PAIR SIGNAL ETHER_D0P ETHER_D0P ETHER_D0N ETHER_D0N ETHER_DP ETHER_DP ETHER_DN ETHER_DN ETHER_DP ETHER_DP ETHER_DN ETHER_DN ETHER_DP ETHER_DP ETHER_DN ETHER_DN VDDL_PHY VDD_V R DNI PHY_LED0 R PHY_LED 0K PHY_LED RGMII_INT R 0K CN TD0_P TD0_N TD_P TD_N TD_P TD_N TD_P TD_N 9 0 VCC TCGND RJ- L L L L SHIELD SHIELD HFJ-G0E-LRL CON-RJ-P-LEDF GG-LED CHASSIS_ETH R K PHY_LED0 R K PHY_LED PHY_LED CHASSIS_ETH C9 pf VDDH_PHY AR0_ALA/QFN VDD_V R0 00K VDDL_PHY VADDL_PHY VADDL_PHY PHY_MRSET D MBR0SFT C 0uF,0V C uf_0 C9 uf_0 C uf_0 R 0K ETH0_RCLK R9 0K ETH0_RXDV R 0K ETH0_RXD R 0K ETH0_RXD R 0K ETH0_RXD R 0K ETH0_RXD0 R 0K PHY_LED0 R 0K PHY_LED R0 0K PHY_LED Bottom place PHY_LED R K D LED VADDL_PHY VDD_V VETH_AVDD_. C9 C C uf_0 uf_0 uf_0 VDDH_PHY VETH_VDDIO VETH_VDDIO C0 0uF,0V C uf_0 C 0uF,0V.. UP 보드확장콘넥터회로도 (.V,.V I/O)(Default.V) DIFF SIGNAL IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P9 IO_L_N9 IO_L_P0 IO_L_N0 IO_L_GPIO0 VCC p9 CN 9 0 9 0 9 0 9 0 9 0 9 0 CD_00-0P SD-0P VCC IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P9 IO_L_N9 IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P0 IO_L_N0 IO_L_P IO_L_N IO_L_GPIO TOP PLACE DIFF SIGNAL p IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N0 IO_L_P0 IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P, GMAC_MDIO VCC CN 9 0 9 0 9 0 9 0 9 0 9 0 CD_00-0P SD-0P VCC IO_L_N9 IO_L_P9 IO_L_N0 IO_L_P0 IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N9 IO_L_P9 IO_L_N IO_L_P GMAC_MDC, 0

.. DOWN 보드확장콘넥터회로도 (.V,.V I/O)(Default.V) DIFF SIGNAL IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P9 IO_L_N9 IO_L_P0 IO_L_N0 IO_L_GPIO0 VCC VCC CN p9 0 9 IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P 0 9 IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N 0 9 IO_L_P IO_L_N IO_L_P9 IO_L_N9 0 9 IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P 0 9 IO_L_N IO_L_P0 IO_L_N0 IO_L_P 0 9 IO_L_N IO_L_GPIO BOTTOM PLACE DIFF SIGNAL IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N0 IO_L_P0 IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P, GMAC_MDIO p VCC 0 0 0 0 0 0 CN 9 9 9 9 9 9 IO_L_N9 IO_L_P9 IO_L_N0 IO_L_P0 IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N IO_L_P IO_L_N9 IO_L_P9 IO_L_N IO_L_P GMAC_MDC, CD_00-0P SD-0P CD_00-0P SD-0P.. System Clock generation 회로도.V 9.Mhz OSC.V MEMS OSC (00)MHZ LVDS OSC 기본장착 (clock+, clock-) VCC.V C 0.uF Y OE NC GND OUT_B OUT EGCA 00Mhz VCC DIFF ROUTING DIFF_CLK- DIFF_CLK+ VDD_V OSC_CLK Y 0.00Mhz VCC NC CLKGND.. Reset 회로 Positive Level reset 입력 ( L: Reset, H: Normal) VDD_V U0 +V /RSTN R0 00 PWR_nRST PWR_nRST FPGA_DONE R 00 C 0.uF S /MR GND MAX SW PUSHBUTTON

PGND PGND AGND 0uF Cer 0uF Cer 0uF Cer 0uF Cer 0uF Cer 0uF Cer 0uF Cer C C9 C90 C C C C PGND PGND AGND 0uF Cer 0uF Cer 0uF Cer 0uF Cer 0uF Cer 0uF Cer 0uF Cer PGND PGND AGND 0uF Cer 0uF Cer 0uF Cer 0uF Cer 0uF Cer 0uF Cer 0uF Cer C9 C C C0 C C C C C C C C C C 0uF/0V K M.K C R0 R R PGND PGND AGND.M.M GND 0uF/0V 0uF/0V 0uF/0V 0uF Cer 0uF Cer 0uF Cer 0uF Cer 0uF Cer 0uF Cer 0uF Cer C C C C C C C C C9 C0 R R.9. LED 회로도 LED_D0 LED_D LED_D LED_D LED R K LED LED R K LED LED R K LED LED R9 K LED VDD_V LED_D0 : U LED_D : T9 LED_D : T0 LED_D: R0.0. 스위치회로도 USER_SW USER_SW USER_SW USER_SW0 0K RP SW SW/SMD-/SM_ VDD_V USER_SW0 : U USER_SW : U USER_SW : U USER_SW : V.. 전원회로 (V 입력 ).0V FPGA CORE 공급회로 :.V A 전원공급.V 이더넷공급회로 : Gbps 이덧넷및.V I/O 전원공급.V I/O 공급회로 :.V I/O 전원공급 과전압, 과전류보호회로내장 JACK_.mm CN VCC_F VBG=.V VOVLO=VBG*(+R/R) VUVLO=VBG*(+R/R) RSET(KOHM)=00/ILIM(mA) VCC_F R R R R U IN IN IN UVLO OVLO SETI MAX OUT OUT OUT FLAG 0 EN RIEN 9 HVEN CON CN R 0K R 0K VCC C0 0.uF VCC GND R 0 C9 AVDD PVDD PVDD uf_0 CTL0 CTL CTL CTL U SCC PGND LX LX LX 0 VOUT NC 9 T C 0nF TOKO:FDV00S-R0 SHP00P-FRA L.uH VCC.V VCC_F VCC R R 000:.0V C 00K uf_0 AVDD PVDD PVDD PG CTL0 CTL CTL CTL U SCULTRT PGND VOUT LX LX SS T 0 9 C0 0nF 최종버전 TOKO:FDV00S-R0 SHP00P-FRA L.0uH VCC.V VCC GND C R 0 VCC.V uf_0 AVDD PVDD PVDD CTL0 CTL CTL CTL U9 SCC PGND LX LX LX 0 VOUT NC 9 T TESTING ONLY C9 0nF TOKO:FDV00S-R0 SHP00P-FRA L.uH VDD_V VDD_V C 0uF Cer U VIN GND EN VOUT CBYP MIC9 SOT- C 0pF R 00K R 0.K.V VCC.V C 0uF Cer VCC R9 0 C uf_0 AVDD PVDD PVDD CTL0 CTL CTL CTL U SCC PGND LX LX LX 0 VOUT NC 9 T C TOKO:FDV00S-R0 SHP00P-FRA L.uH VCC.V 0nF

0K 0K R R.. Configuration Serial SPI Prom 회로 ST 사의 MPP, Serial Prom 을사용했다. VDD_V VDD_V VDD_V VDD_V SPI_SPI_CS0 FPGA_D0 R 0K VCC U CE# R 0K SO HOLD# WP# SCK FPGA_CCLK FPGA_MOSI VSS SI MPP/NQ. 마이크로브레이즈와피코브레이즈특징.. MicroBraze Bus 구조 Bit AXI BUS Local Memory,Microbraze Debug Module(MDM) Tightly Coupled IO Module including(i.o BUS, Interrupt Controller,UART, Timer 등 ) 개발Tool EDK, SDK, ISE, Vivado.. Picobraze Bus 구조 Bit BUS 개발Tool Picobraze Asembler(KCPSM.EXE).. 응용및실습분야 MAC 통신, 데이터수집기 이더넷 MAC 코딩실습 UART 코딩실습 SPI Master 통신 Picobraze Assembler 컴파일하기 기타등등

. 콘넥터설명.. USB Console 포트로사용됨 Pin Number Pin Name 설명 VCC USB 전원 V 00mA USB - USB Negative Signal USB + USB Positive Signal GND Ground.. CN RJ JACK Gbps 이더넷콘넥터 Pin Number Pin Name 설명 TD0_P G TX0 Positive Transmit TD0_N G TX0 Negative Transmit TD_P G TX Positive Transmit TD_N G TX Negative Transmit TD_P G TX Positive Transmit TD_N G TX Negative Transmit TD_P G TX Positive Transmit TD_N G TX Negative Transmit.. CN. DC Jack V (DC 입력 ) 본제품은 V@A 아답터전원으로사용한다. 핀 V 입력 핀 Ground.. CN. Xilinx Jtag Pin Number Pin Name 설명 VCC. V GND Ground TCK JTAG Clock TDO JTAG Data Out TDI JTAG Data In TMS JTAG Mode Set

.. CN UP Board 콘넥터 (.V,.V I/O) BANK Num I/O BANK FPGA Num I/O BANK FPGA VCC +V VCC +V VCC +V VCC +V GND Ground GND Ground LVDS_P BANK LVDS_P BANK 9 LVDS_N BANK 0 LVDS_N BANK LVDS_P BANK LVDS_P BANK LVDS_N BANK LVDS_N BANK LVDS_P BANK LVDS_P BANK LVDS_N BANK LVDS_N BANK 9 LVDS_P BANK 0 LVDS_P BANK LVDS_N BANK LVDS_N BANK LVDS_P BANK LVDS_P BANK LVDS_N BANK LVDS_N BANK GND GND 9 LVDS_P BANK 0 LVDS_P BANK LVDS_N BANK LVDS_N BANK LVDS_P BANK LVDS_P9 BANK LVDS_N BANK LVDS_N9 BANK LVDS_P BANK LVDS_P BANK 9 LVDS_N BANK 0 LVDS_N BANK LVDS_P BANK LVDS_P BANK LVDS_N BANK LVDS_N BANK LVDS_P BANK LVDS_P BANK LVDS_N BANK LVDS_N BANK 9 GND 0 GND LVDS_P9 BANK LVDS_P0 BANK LVDS_N9 BANK LVDS_N0 BANK LVDS_P0 BANK LVDS_P BANK LVDS_N0 BANK LVDS_N BANK 9 IO GPIO_0 BANK 0 IO GPIO_ BANK

.. CN (.V,.V I/O 선택 ) BANK Num I/O BANK FPGA Num I/O BANK FPGA VCC +V VCC +V VCC +V VCC +V GND GND IO_L_N BANK IO_L_N9 BANK 9 IO_L_P BANK 0 IO_L_P9 BANK IO_L_N BANK IO_L_N0 BANK IO_L_P BANK IO_L_P0 BANK IO_L_N BANK IO_L_N BANK IO_L_P BANK IO_L_P BANK 9 IO_L_N BANK 0 IO_L_N BANK IO_L_P BANK IO_L_P BANK IO_L_N BANK IO_L_N BANK IO_L_P BANK IO_L_P BANK GND 9 IO_L_N0 BANK 0 IO_L_N BANK IO_L_P0 BANK IO_L_P BANK IO_L_N BANK IO_L_N BANK IO_L_P BANK IO_L_P BANK IO_L_N BANK IO_L_N BANK 9 IO_L_P BANK 0 IO_L_P BANK IO_L_N BANK IO_L_N BANK IO_L_P BANK IO_L_P BANK IO_L_N BANK IO_L_N BANK IO_L_P BANK IO_L_P BANK 9 GND 0 IO_L_N BANK IO_L_N9 BANK IO_L_P BANK IO_L_P9 BANK IO_L_N BANK IO_L_N BANK IO_L_P BANK IO_L_P BANK 9 GMAC_MDIO 0 GMAC_MDC BANK

9. ISE Prom File(*.mcs) 만들기 9.. Xilinx Tool 을이용한 FPGA 내용변경하기 Jtag tool을이용하여 FPGA 내용을사용자 logic으로변경할수있다 9... Bit File을만들기아래그림에서 Generate Programming File를더블클릭하면 Synthesis -> Implement -> Bitfile 생성이되며, 개발시필요한 bit file이생성된다. 9... PROM FILE 만들기 Configure Taget Device -> Generate Target PROM/ACE File 을클릭한다.

ISE IMPACT 프로그램이실행된다. 여기서 Create PROM File Formatter 를클릭한다. Configure Single FPGA -> -> Auto Select PROM -> 순으로클릭한다. Output File Name : 생성될 file 이름 Output File Location : bit file 위치한디렉토리

하단에 OK 을클릭한다. OK 을누르면 Bitfile 에서생성된 file 을 load 한다. 또다른 device Add 을할창이띄면 No 한다 -> 다음은 OK 을누른다. Generate File 을실행한다. 여기서사용자 mcs 파일이생성되었다. 9

9... 생성된 Bit, mcs File 다운로드하기 CN 콘넥터순서 : VCC, GND, TCK,TDI.TDO, TMS Taget보드와 jtag tool 을연결한다. Usb cable을연결한다. Boundary Scan을클릭한다. 마우스우측 button 을누른후 Initialize Chain 을클릭한다. 0

클릭하면우측에 XILINX IC 모양과 SPI/BPI 창이뜬다. SPI/BPI 을클릭한다. 클릭하면위에서생성된 *.MCS 파일을 LOAD 한다. FANDA-FA 보드에 MPP, MPP 가실장되어있어서이것을선택한다. 녹색으로표시된 FLASH ICON 을클릭한다. 다음에 Program 을선택하여 Write 을진행하며 Wirte 가완료시성공메시지가표시된다.

0. Example Project 0.. 개의 LED와 DIP Switch 사용예제 상태표시 LED,LED,LED,LED Option를설정하기위한 DIP SWICH SW,SW,SW,SW 예제소스 : 제공된프로젝트를 led blink open 한다. 위프로젝트를 Implementaion 를실행후 bit File 을다운로드한다. 그러면 LED 가깜박이는것을볼수있다. 0.. FANDA-FA 프로젝트실습하기

0.. EDK 활용 0... EDK 사용법은 CD 에제공된 Xilinx_Embedded_Processor.pdf 파일을참조합니다. 제공된C/D에서 D:\sale_project\LOGIC_PROGRAM\edk_LWIP \system.xmp를더블클릭하면위와같이프로젝트가 OPEN 됩니다. 위예제는메모리테스트프로젝트입니다. 여기에사용자로직및응용프로그램을코딩하여사용하면됩니다. 0.. Picobraze 실습하기

0... 명령창에서 kcpsm.exe uart_bridge.psm 을실행한다. 제공된소스파일이컴파일된다. 위와같이컴파일이진행됩니다. 에러가있으면수정후재컴파일을진행합니다. 0... PICOBRAZE 관련파일 Kcpsm.EXE - PICOBRAZE 어셈블리어 ROM_FORM.V - ROMFILE Template KCPSM.V - PICOBRAZE 소스코드 UART_BRIDGE.PSM - PICOBARZE TOP 어셈블소스코드 ic_routines.psm, kc0_ic_devices.psm, soft_delays_00mhz.psm, PicoTerm_routines.psm uart_rx.v, uart_tx.v 0... PICOBRAZE 실습프로젝트 자료실참고, 프로젝트는파일은계속 update됨