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계남 방
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1 12 특집 : 최신전자패키징기술 - 공정및평가 웨이퍼레벨 3D 패키징을위한초박막 Si 웨이퍼공정기술 Ultra-Thinned Si Wafer Processing for Wafer Level 3D Packaging Mi Kyeung Choi and Eun-Kyung Kim 1. 서론 전자산업에서패키지의역할이단순히 IC 칩과시스템을연결하여주는역할에서폼팩터 (Form Factor), 밀도 (Density), 기능 (Function), 성능 (Performance) 및가격 (Cost) 에서패키지의차별화를통하여다양한시스템을만들고고부가가치를창출하는핵심적인역할로변화하고있다. 이러한패키지역할의변화에따라최근세계전자기술분야에서는 3D 기술에많은관심을보이고있고, 2005년 IDF(Intel Developer Forum) 에서발표된차세대플랫폼 (Platform) 발전방향을보아도 3D 패키징분야가새로이자리잡고있음을알수있다. 더욱이웨이퍼레벨에서의공정은반도체전후공정을동시에이용한보다효율적인방법이라하겠고, 향후 3D 기술의주도적인발전방향이라고할수있다. 3D 기술이각광을받는이유는소자의성능을높일수있고, 전력소모를줄이며, 모듈응용에적합한폼팩터를효과적으로조절할수있으며, 또한호환성이없는다른공정기술을집적화할수있는강점들이있기때문이다. 하지만 3D 기술은열관리, I/O( 입 / 출력 ) 디자인, 신뢰성, 수율, 측정 (Test) 그리고시스템디자인등에아직해결되어야할문제들이많이있다. Figure 1에는이러한 3D 패키징기술중칩적층형패키지의개략도를나타내었다 2). 3D 패키징기술을위해선 TSV(Thru Si Via) 라불리는 Deep Via의 Etching 과 Filling, Bonding, 그리고 Thinning 공정기술개발이요구된다. 이들공정이기존의공정과다른점은 Deep Via Etching 과 Filling의경우약 1-10μm사이즈 Via를 10:1 이상의 High Aspect Ratio 로공정해야한다는점에있다. 그리고 Deep Via를웨이퍼뒷면에서균일하게열기위해선웨이퍼 Thinning 공정개발과병행되어야하겠다. Bonding 의경우는 Bonding Layer가균일하고기공이나결함이없어야하 는점에있다. 특히, 고밀도고성능 Interconnect 를위해선 Bonding Layer의 Interconnect Pitch를최소화할수있어야하기에 Fine Pitch 저온접합공정의개발이또한요구된다. 마지막으로 Thinning 의경우 Si 웨이퍼두께를약 50μm이하로만들어야한다는점이다. 웨이퍼가초박막상태가되면소자의기계적전기적열적파손 (Failure) 의가망성이급격히높아지고, 웨이퍼핸들링 (Handling) 에도어려움이있기때문에공정개발에서시스템적인접근이중요하다하겠다. TSV의 Via 가공은주로레이저또는 DRIE (Deep Reactive Ion Etching) 를이용하여진행되는데, 이중레이저를이용한가공은가공시간은짧으나홀의입구및내부표면이매끄럽지못하다는단점을가진다 3). DRIE를이용한관통법의경우 High Aspect Ratio 를달성할수있고, 표면이매끄럽기때문에널리활용되고있는상황이다. High Aspect Ratio 는 TSV 형성공정에서굉장히중요한의미를가지기때문에 Bosch 프로세스를비롯한다양한공정기술이제안되고있다. Via가가공된웨이퍼에는대개 Cu를 Filling하여인터커넥트를형성시키는데, 이경우에도도금을위한 Seed layer 도 Chip interconnection Through hole Thin chip 3D stacked chip Substrate Solder ball Embedded component Fig. 1 3D 칩적층형패키지개략도 12 Journal of KWJS, Vol. 26, No. 1, February, 2008

웨이퍼레벨 3D 패키징을위한초박막 Si 웨이퍼공정기술 13 포시 Via의내벽및웨이퍼표면에결함없이균일하게도포되어야하고, 도금시에도 Void 없이깨끗하게도금하여야하기때문에여러가지도금패러미터를최적화해야하는문제를안고있다. Figure 2는최적화되지않은조건및최적화된조건을이용하여 Cu를 Filling한경우의 Via의단면부를비교하고있다 2).

앞서언급한 Thinning 공정의이슈와더불어초박막 Thinning 공정을위해서는그라인더 (Grinder) 장비개발도중요한데, Thinning 후웨이퍼표면처리공정이나, 초박막웨이퍼핸들링시스템, 특히기계적파손을방지하는최첨단시스템설계등은중요한장비개발의요소들로볼수있다.

2 웨이퍼레벨 3D 패키징을위한초박막 Si 웨이퍼공정기술 13 포시 Via의내벽및웨이퍼표면에결함없이균일하게도포되어야하고, 도금시에도 Void 없이깨끗하게도금하여야하기때문에여러가지도금패러미터를최적화해야하는문제를안고있다. Figure 2는최적화되지않은조건및최적화된조건을이용하여 Cu를 Filling한경우의 Via의단면부를비교하고있다 2). 현재까지는 Filling 물질로대부분이 Cu가사용되고있지만열전도도를고려한열방출문제및신뢰성문제로 CNT (Carbon Nanotube) 등신물질도적용이검토되고있는상황이다. 본보고에서는웨이퍼레벨 3D 패키징공정기술의하나인 Si 웨이퍼 Thinning 에관하여살펴보도록하겠다. 앞서언급한 Thinning 공정의이슈와더불어초박막 Thinning 공정을위해서는그라인더 (Grinder) 장비개발도중요한데, Thinning 후웨이퍼표면처리공정이나, 초박막웨이퍼핸들링시스템, 특히기계적파손을방지하는최첨단시스템설계등은중요한장비개발의요소들로볼수있다. 최근엔 Thinning 공정, 표면처리공정은물론 Dicing 과 De-Tape 공정, 그리고표면특성분석까지가능한장비들이나오고있으나, 정밀도, 효율, 수율, 신뢰성등아직은풀어야할문제들이남아있다. 예로초박막웨이퍼의 Warpage 나 Chipping 문제의경우이를해결하기위해선공정도중요하나공정장비내부나연결핸들링시스템등에대한정밀한설계도필요하기때문이다. (a) (b) 500 μm 500 μm Fig. 2 전류밀도에따른 Cu 가도금된 Via 의단면형상 : (a) 0.5 A/dm 2, (b) 1.5 A/dm 2 2. Thinning 공정및국내외연구동향 어떠한응용분야에서든지 600μm 700μm두께의 Si 웨이퍼를 100μm이하로 Thinning 공정을하게되면그라인더작업영향으로웨이퍼 Warpage 값이높아지고다이강도는감소하게된다. 그리고표면 Damage 와미세 Crack 을따라나타나는 Defect 들이나공정으로인해웨이퍼에가해진 Stress 는 Breakage 와같은파손뿐아니라소자의전기적특성에부정적인영향을미치기도한다. 특히소자관점에서중요한변수로는접촉저항, 전압, 열적저항, 누수전류 / 전압, 소자수명등이있는데, 이들값에부정적인영향을끼침으로써소자의원기능을상실하게만든다. 그러므로최종 Thinning 공정후 Defect 의분포나양을줄이기위한표면처리방안이필요하다. 그리고이러한 Thinning 공정시나타나는 Defect 들은 Grit Size, Table Speed, Wheel과 Spindle 조건, Coolant 흐름등공정변수에의해서도영향을받으므로공정변수들의최적화도중요하게고려해야한다. 표면처리방법으로는크게 4가지방법을들수있다. 전통적인 Polishing 방법으로웨이퍼표면의 Damage 를제거하는 Mechanical Polishing(or Dry Polishing) 방법, 웨이퍼표면의 Stress 를줄이고미세 Crack 을줄이는데좋으나속도가느리고비싼 Chemical Mechanical Polishing(CMP) 방법, 화학적반응으로부드럽게 Damage를제거하는 Wet Etching 방법, 마지막으로플라즈마반응으로 Damage 를제거하는, 특히 Edge 부분을둥글게할수있고표면 Roughness 를조정할수있는 Dry Etching 방법이있다 4). Table 1은다양한표면처리방법을사용하고있는기관들을예로보여주고있다. Table 2와 Table 3은웨이퍼 Thinning에관련한국내외연구동향을간략히보여주고있다. 국내는국외연구현황에비해아직은 3D 기술개발현황이취약한상태이다. 주로연구소와대학을중심으로 CMP를이용한표면처리에관한연구가진행되고있으며, 3D 패키징을연구하는몇기업에서초박막웨이퍼공정이연구되고있는수준이다. 한편국외에서는기업을중심으로 3D 패키징기술을위한초박막웨이퍼공정이활발히진행되고있으며, 웨이퍼 Breakage나 Chipping 등의기계적분야와대량생산을위한새로운초박막웨이퍼핸들링시스템에도많은관심을보이고있다. 3. 표면처리후 Damage 분석 Si 웨이퍼를 Coarse Grinding 과 Fine Grinding 으로 30μm까지 Thinning 한후 Dry Polishing 방법과 KOH 大韓熔接接合學會誌第 26 卷第 1 號, 2008 年 2 月 13

3 14 Table 1 표면처리방법과사용기관의예 공정방법 기관 Mechanical Grinding Chemical Mechanical Polishing (CMP) Wet Etching Dry Etching Disco 에바라제작소 / 도시바기계 / 동경정밀 / Strasbaugh / Sony / Applied Material / Sumotomo / Lam Research / Speed Fam-IPEC Accretech ASET / Motolora Table 2 웨이퍼 Thinning 관련국외연구동향 기관공정방법결과참고문헌 Motolora ~95μm 까지 Thinning Grinding/Plasma Etching Thin 웨이퍼가신뢰성이향상되고, 표면처리가신뢰성향상에도움이되 솔더 Failure 가다이측에서보드측으로옮겨갔음 5 RPI ~1 μm까지 Thinning using SOI 웨이퍼 Grinding CMP Wet Etching 1 μm thick 웨이퍼의 Leveling 문제 핸들링이필요없음 본딩과 Thinning 공정후최저의 Stress 를보였음 6 Schlumberger Technologies 10 μm까지 Thinning Package 에서 Warpage 와구성요소성분향상 다이기능이나 Run Speed 에영향을줌 7 Kansas State University Lapping 공정과일반 Grinding 공정비교분석 실제실험과 Simulation 결과에서 Lapping 공정이 Waviness 를감소시킴 8 CNES- THALES Laboratory < 50 μm로 Thinning Lapping/CMP Large die 는 Thinning 작업이어려움 CMP 전다이아몬드 Paste 사용이좋은결과를보였음 9 DISCO ~50 μm까지 Thinning Grinding/Dry Polishing 다이강도향상 Warpage 감소 10 Fraunhofer IZM 10μm까지 Thinning Grinding Wet Etching CMP Active 웨이퍼 Thinning Breakage, Edge Chipping 등의문제발생 11 ASET 50 μm까지 Thinning 공정 1: Cu TSV 와 Si 을동시에 Grinding/ Polishing 공정 2: Grinding 후 Cu TSV 를 Open 함 공정 1: Si 웨이퍼에 Cu 오염문제 공정 2: Open 된 Cu TSV 높이가균일하지못한문제 12 Table 3 웨이퍼 Thinning 관련국내연구동향 기관공정방법결과참고문헌 한국공작기계기술연구소 웨이퍼가공공정 : 연삭가공 (In-Feed Grinding) 공정시간단축 평탄도 : 테이블회전축의기울기변화에영향을받음 웨이퍼표면거칠기와표면결 : ( 주축 / 테이블속도, 이송속도에영향을받음 13 인하대학교 웨이퍼가공공정 공정변수 : 폴리싱헤드균일가압 준정적하중부과 / 원활한슬러리공급 슬러리농도변화 / 압력, 온도변화 / 가압력변화 압력은표면거칠기에비례하지않음. 최적의마찰력과슬러리에의한윤활작용이중요 CMP 가공에서화학적인연마는공정에서마이너스작업 가압력이높을수록회전수에의한압력불균일감소 14, 15, 16 부산대, 한국생산기술연구소 실리콘웨이퍼의연삭가공 ( 다이아몬드레진숫돌연삭가공 ) 표면거칠기의향상 연삭열과연삭액반응중요 17 연세대학교정밀연삭 (CMP 공정사용 ) CMP 공정후기계적손상향상됨 Journal of KWJS, Vol. 26, No. 1, February, 2008

웨이퍼레벨 3D 패키징을위한초박막 Si 웨이퍼공정기술 15 (Wet Etched) (Dry Polished) (No Surface Treatment) Fig. 3 30 μm으로 Thinning 후 Si 웨이퍼에나타난 Damage (TEM) Wet Etching 방법두가지로표면처리를하였다.

본연구에서는 Si Damage 관찰을위해 Bare Si 웨이퍼로실험을하였으나향후 Interconnect 나소자가있는웨이퍼를이용하여전기적분석을할예정이다. Figure 3은표면처리된시편과 Grinding 과정만거친시편의표면상태를 TEM(Transmission Electron Microscope) 결과로보여주고있다.

4 웨이퍼레벨 3D 패키징을위한초박막 Si 웨이퍼공정기술 15 (Wet Etched) (Dry Polished) (No Surface Treatment) Fig μm으로 Thinning 후 Si 웨이퍼에나타난 Damage (TEM) Wet Etching 방법두가지로표면처리를하였다. 웨이퍼는 Coarse Grinding 에서전체 Si 두께의 80% 이상을제거하였고 Fine Grinding 에서는 Coarse Grinding 에서남겨진 Damage 제거와함께거의최종목표의두께까지 Thinning 된다. 본연구에서는 Si Damage 관찰을위해 Bare Si 웨이퍼로실험을하였으나향후 Interconnect 나소자가있는웨이퍼를이용하여전기적분석을할예정이다. Figure 3은표면처리된시편과 Grinding 과정만거친시편의표면상태를 TEM(Transmission Electron Microscope) 결과로보여주고있다. 사진에서보는바와같이 Grinding 과정만을거친시편은 Damage 의한가지로결정전위들이나타나는것을관찰할수있다. 한편 Dry Polishing 을거친시편은표면에미세 Crack 이나결정전위가관찰되지않았으며표면 Damage 영향을찾아볼수없었고표면거칠기도균일한것으로보였다. 결정결함에대한구조를보고자 KOH 25% 용액으로 Wet Etching 한시편은결정전위까지 Etching 되지않고표면부분만약간식각된것으로보였다. TEM 결과 Grinding 공정후표면처리방식에따라서표면 Damage 나거칠기정도가달라짐을확일할수있었다. Coarse/Fine Grinding 공정시위에서언급한 Grit Size, Table Speed 등과같은공정변수조건에따른상관관계와표면거칠기와표면 Damage 상태그리고결정결함에관한고찰이좀더심도있게연구되어야한다. 초박막 Si 웨이퍼 Thinning 공정에필요한기본요소들은표면처리방법과함께많이알려져왔으나, 아직기계적, 전기적 Damage 를줄이기위한최적화된공정과신뢰성분석및평가, 그리고초박막웨이퍼핸들링시스템의개발이시급하게요구된다. 4. 요약 본보고에서는 3D 패키징에서중요한공정의하나인초박막 Si 웨이퍼 Thinning 공정에대해간략히소개하였고, 표면처리에대해살펴보았다. 기계적, 특히전기적 Damage 를줄이기위한최적화된 Thinning 공정과신뢰성분석및평가, 그리고초박막웨이퍼핸들링방법등이시스템적으로개발되는것이중요하다. 칩소형화추세와더불어 3D 패키징기술이중요시되는산업요구에맞추어향후웨이퍼 Thinning 기술을포함한 3D 기술의핵심공정기술들은그중요성이증대할것이고, 이에대한활발한연구가진행되리라기대한다. 감사의글 본기술보고는서울 Technopark의차세대패키징공정장비실용화사업의일환으로산업자원부지원을받아수행되었으며이에감사드립니다. 참고문헌 1. E Beyne: 3D System Integration Technologies, IEEE VLSI Technology, Systems, and Applications April (2006) 김대곤, 김종웅, 하상수, 정재필, 신영의, 문정훈, 정승부, 대한 용접학회지 (2006) 홍성준, 김규석, 노만조우, 정재필, 대한용접학회지 (2006) K Gurnett, T Adams: Ultra-thin semiconductor wafer applications and process, The Advanced Semiconductor Magazine 19(4) May (2006) L Wetz, J White, B Keser: Improvement in WL-CSP Reliability by Wafer Thinning, IEEE/ECTC (2003) S Pozder, J-Q Lu. L Y Kwon, S Zollner, J Yu, J McMahon, T S Cale, K Yu, R J Gutma: Back-End Compatibility of Bonding and Thinning Processes for a Wafer-Level 3D 大韓熔接接合學會誌第 26 卷第 1 號, 2008 年 2 月 15

16 Interconnect Technology Platform: IEEE/ITC June (2004) 102-104 7.

Xin: Finite element analysis for grinding and lapping of wire-sawn silicon wafers, Material Processing Technology 129 (2002) 2-9 9.

5 16 Interconnect Technology Platform: IEEE/ITC June (2004) F Beaudoin, P Perdu, R Desplats, S Rigo, D Lewis: Silicon thinning and polishing on Packaged Devices, Microelectronics Reliability 41 (2001) W J Liu, Z J Pei, X J.Xin: Finite element analysis for grinding and lapping of wire-sawn silicon wafers, Material Processing Technology 129 (2002) Z J Pei, A Strasbaugh: Fine grinding of silicon wafers, Internatonal Journal of Machine Tools & Manufacture 41 (2001) D New: Silicon Thinning and Stacked Packages, SEMI/IEEE IEMT (2002) A Klumpp, R Merkel, R Wieland and P Ramm: Chip-to-Wafer Stacking Technology for 3D System Integration IEEE/ECTC (2003) M Sunobara, T Fujii, M Hoshino, H Yonemura, M Tomisaka, K Takahashi: Development of wafer thinning and double-sided dumping techniques for the three-dimenssional stacked LSI IEEE/ECTC (2002) 안대균, 황징연, 이재석, 이용찬, 하상백, 이상직 : 웨이퍼연삭가공기술의동향및가공정밀도향상에관한연구, 한국정밀공학회 (2002) 원종구, 이정택, 이은상 : 균일가압을적용한 Wafer Polishing 가공성능에관한연구, 한국공작기계학회 (2006) 이정택, 원종구, 이은상 : 웨이퍼폴리싱의가공조건에따른표면특성에관한연구, 한국공작기계학회 (2007) 원종구, 이정택, 이은상, 이상렬 : 웨이퍼 Final polishing 의온도변화에따른가공특성에대한연구, 한국정밀공학회 (2007) 17. 이상직, 정해도, 이은상, 최헌종 : 실리콘웨이퍼연삭가공특성평가에관한연구, 한국공작기계학회 (1999) 오한석, 이홍림 : 반도체실리콘의웨이퍼링및정밀연삭공정후잔류한기계적손상에관한연구, 한국정밀공학회 19(6) (2002) 최미경 1981년생 서울테크노파크 마이크로패키징공정 byclh@hanmail.net 김은경 1967년생 서울산업대학교나노아이티공학과 마이크로전자시스템 eunkyung@snut.ac.kr 16 Journal of KWJS, Vol. 26, No. 1, February, 2008

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DBPIA-NURIMEDIA 특집 : 3 차원전자패키지기술을위한요소기술과신뢰성 3D IC 패키지를위한 TSV 요소기술 현승민 이창우 TSV Core Technology for 3D IC Packaging Seungmin Hyun and Changwoo Lee 1. 서론 최근전자부품의소형화로패키지기술의경향은경박단소, 다기능고집적, 저렴한비용, 효과적인열방출및높은전기적특성그리고고신뢰성을모두만족시키기위해발전되고있다.