DBPIA-NURIMEDIA

Size: px

Start display at page:

Download "DBPIA-NURIMEDIA"

강우 봉
5 years ago
Views:

이에따라기생커패시턴스와인덕턴스가증가하여낮은전력소비와신호의높은대역폭 (bandwidth) 뿐아니라, 잡음여유도 (noise immunity), 칩디자인의유연성, 그리고패키지비용등에있어많은한계점을가진다. 하지만전자산업이발전함에따라제한된면적에다양한기능을가지는칩들의집적을통하여유연한디자인그리고우수한성능과경제성을추구하고있다. 이런산업체의요구를만족시키기위해서는 Fig.

1 특집 : 3 차원전자패키지기술을위한요소기술과신뢰성 3D IC 패키지를위한 TSV 요소기술 현승민 이창우 TSV Core Technology for 3D IC Packaging Seungmin Hyun and Changwoo Lee 1. 서론 최근전자부품의소형화로패키지기술의경향은경박단소, 다기능고집적, 저렴한비용, 효과적인열방출및높은전기적특성그리고고신뢰성을모두만족시키기위해발전되고있다. 기존의 D 패키징의경우칩들간의 Bonding 을위해많은면적이요구되며칩간의전기적기계적상호연결은긴전기배선으로이루어졌다. 이에따라기생커패시턴스와인덕턴스가증가하여낮은전력소비와신호의높은대역폭 (bandwidth) 뿐아니라, 잡음여유도 (noise immunity), 칩디자인의유연성, 그리고패키지비용등에있어많은한계점을가진다. 하지만전자산업이발전함에따라제한된면적에다양한기능을가지는칩들의집적을통하여유연한디자인그리고우수한성능과경제성을추구하고있다. 이런산업체의요구를만족시키기위해서는 Fig. 1과같이칩들을수직으로적층하는 3차원소자집적기술이해법이라고판단된다. 3차원적층은 System On Chip(SOC), System In Package (SIP), Wafer Level Package (WLP), System On Package (SOP), System On Board (SOB) 등의새 SoC 3D SiP D SiP (a) wires (b) bumps (c) TSV Fig. 3D packaging interconnection ) 로운 Advanced Package 에사용된다. 3차원소자집적을위해서 Fig. 와같이와이어를사용하거나, bump 또는 through silicon via (TSV) 를사용하여 3차원 Package 공정을하고있다. 3차원공정중에서 TSV 공정기술이향후 3차원공정기술로각광받고있다. TSV 기술은칩내부의 Via를뚫고금속을채운뒤기판을수십마이크로레벨로얇게폴리싱후칩간의전기적, 기계적연결을이루는방법이며, 수평적 차원회로구조와비교했을때신호지연이많이감소되는것으로예측된바가있다. 3차원소자의연속적인공정을위해서는 1) TSV 형성, ) IC 웨이퍼폴리싱 3) Via Filling ) 얼라인 Bonding 문제가모두해결되어야한다. 본연구는 Via Filling 후 Bonding 에관한연구로 TSV에사용되는 Cu to Cu 3-7), direct oxide ), eutectic 9-1), polymer adhesive bonding 11-13) 등의 Bonding 방법에대해소개하고 Bonding 의요소기술인 Thin Wafer Handler와 Bonding Head 개발에대해설명한다.. Bonding 방법.1 Cu to Cu bonding Fig. 1 3D multi chip packaging 1) Cu to Cu bonding 은미리뚫어놓은 via 에 Cu 을채우 Journal of KWJS, Vol. 7, No. 3, June, 9

3D IC 패키지를위한 TSV 요소기술 5 고열과압력을가하는열-압착 Bonding(thermocompression bond) 방식이적용되고있다. Cu to Cu Bonding 은 Fig. 3과같이 face to face, back to back의모든 Bonding 방식이용이하여다양한종류의칩을쌓을때아주유용한 Bonding 방법이다.

은두장의 인치실리콘웨이퍼에 Cu를스퍼터증착후 에서 1시간동안 Cu to Cu Bonding 한 FIB 사진으로충분한 Cu 원자의확산과결정립성장을통해 Cu 본래의계면이사라지고마치하나의박막처럼 Bonding 되었다.

Cu는표면에두꺼운 Cu 산화막이존재하는데 Bonding 을하기위해서는 Cu 산화막아래에있는 Cu 원자가 Cu 산화막을뚫고다른 Cu 층으로확산이되어야하는데, 실제 Cu 산화막은 이하의온도에서는충분한활성화에너지를제공받지못함으로추가적인전 후공정처리없이는완벽한 Bonding 을이루기어렵다.

2 3D IC 패키지를위한 TSV 요소기술 5 고열과압력을가하는열-압착 Bonding(thermocompression bond) 방식이적용되고있다. Cu to Cu Bonding 은 Fig. 3과같이 face to face, back to back의모든 Bonding 방식이용이하여다양한종류의칩을쌓을때아주유용한 Bonding 방법이다. Cu는전기저항이낮아 RC delay 를효과적으로감소시킬수있고, electro migration (EM) 에대한저항성이높아반도체배선은물론고신뢰성이요구되는 TSV에도아주적합한재료이다. Fig. 은두장의 인치실리콘웨이퍼에 Cu를스퍼터증착후 에서 1시간동안 Cu to Cu Bonding 한 FIB 사진으로충분한 Cu 원자의확산과결정립성장을통해 Cu 본래의계면이사라지고마치하나의박막처럼 Bonding 되었다. 또한 adhesion 및 diffusion barrier 로쓰인 Ta와전혀금속간화합물 (intermetallic compound) 및보이드 (void) 를생성하지않았다. Cu는표면에두꺼운 Cu 산화막이존재하는데 Bonding 을하기위해서는 Cu 산화막아래에있는 Cu 원자가 Cu 산화막을뚫고다른 Cu 층으로확산이되어야하는데, 실제 Cu 산화막은 이하의온도에서는충분한활성화에너지를제공받지못함으로추가적인전 후공정처리없이는완벽한 Bonding 을이루기어렵다. 실제실험과예측한데이터를바탕으로온도에따른 Cu Bonding 정도와 Bonding 된웨이퍼를다이싱 (dicing) 할경우수율과의상관관계를보면 5) 3 이하에서는완전한 Bonding 이되지않음을나타내고있다. 35 에서 Bonding 이가능하다고보고되고있지만, 안정한 Bonding 강도등을고려할때 이상의고온 Bonding 공정이요구된다. 하지만, 칩의안전성및손상방지를위해서는 3 이하의공정온도가필요하고, 동시에 Bonding 후다음단계공정을위해서는최소 5 J/m 이상의 Bonding 강도가요구된다. 현재 Cu Bonding 전 후의추가적인공정처리를통해공정온도를낮추는연구가활발히진행중이다 -7).. Direct oxide Bonding Back- to-back bond Through-layer vias Face-to-face bond device layers Direct oxide Bonding 은아주정밀하게폴리싱된실리콘소자웨이퍼와실리콘도너웨이퍼를온도와압력을사용하여 Bonding 하는방법으로써표면세척공정과플리즈마처리를통해표면을친수성으로만들고미세입자들을제거후고온에서열처리를통해완성된다. Fig. 5는두장의실리콘웨이퍼사이의 Bonding 원리를보여주는것으로친수성인두웨이퍼를어닐링시켰을경우산소의강한공유결합으로인해 Bonding 이완성되는것을알수있으며, 어닐링온도가증가할수록 Bonding 강도는비례적으로증가하는것으로나타나있다. Bonding 시표면의평탄화, 화학적상태가 Bonding Fig. 3 Schematic of Cu to Cu bonding 3) 1) Deposit oxide ) CMP <.5 nm RMS specification <5 μm bow and warp Ch 3 C H 3) Activate surface Plasma treatment ) Treat surface(termination) i.e. NH OH Fig. FIB image of Cu to Cu bonding ) 5) Align & bond Spontaneous bonding Fig. 5 Direct oxide bonding sequence ) 大韓熔接接合學會誌第 7 卷第 3 號, 9 年月

현승민 이창우 상태를결정짓는큰요인으로것으로보고되어있으며, Bridge Via Plug Via 표면의미세입자나돌기들이존재할경우 Bonding 공정이완료되면 Bonding 부에보이드를생성하게되며어닐링을유지하더라도소멸되지않는다.

rd Level (Thinned Substrate) Dielectric Substrate Bond (Face-to-ba Device surface.3 eutectic bonding Eutectic bonding 은낮은융점의재료를사용하여웨이퍼또는칩들을저온에서 Bonding 시키는방법이다.

3D packaging에서 eutectic bonding 방법으로가장잘알려진방법은 Fraundofer에서제안된 SLID (Solid-Liquid-Inter- diffusion) bonding 이다 (Fig. ) 9). 수마이크론두께의융점이낮은금속중간막 (Sn) 을 Cu 박사이에형성한후, o C정도에서액체상태로만들어서 Cu와 Sn의금속화합물을형성한다.

7 3D integration scheme using Dielectric [BCB (ben-zocylcobutene)] bonding 1) Adhesive Bonding 은표면거칠기에민감하지않고낮은온도에서공정이용이하고, 다른반도체제조공정과의호환성이있어많이사용되고있다. Fig.

3 현승민 이창우 상태를결정짓는큰요인으로것으로보고되어있으며, Bridge Via Plug Via 표면의미세입자나돌기들이존재할경우 Bonding 공정이완료되면 Bonding 부에보이드를생성하게되며어닐링을유지하더라도소멸되지않는다. 따라서 Direct 3rd Level (Thinned Substrate) Dielectric Substrate Device surface oxide bonding 을하기위해서는 인치웨이퍼기준으로표면조도 (RMS) 값은 nm 수준의평탄도와매우낮은웨이퍼휨정도가요구된다. rd Level (Thinned Substrate) Dielectric Substrate Bond (Face-to-ba Device surface.3 eutectic bonding Eutectic bonding 은낮은융점의재료를사용하여웨이퍼또는칩들을저온에서 Bonding 시키는방법이다. 금속간화합물 (intermetallic compound) 을형성하면서 Bonding 이이루어지며 Si/Au 또는 Cu/Sn Bonding 등이많이사용되고있다. 3D packaging에서 eutectic bonding 방법으로가장잘알려진방법은 Fraundofer에서제안된 SLID (Solid-Liquid-Inter- diffusion) bonding 이다 (Fig. ) 9). 수마이크론두께의융점이낮은금속중간막 (Sn) 을 Cu 박사이에형성한후, o C정도에서액체상태로만들어서 Cu와 Sn의금속화합물을형성한다.. Adhesive bonding TiW:N Cu Sn Cu 3 Sn eutectic alloy 1st Level Multi-level on-chip interconnects Substrate Bond (Face-to-ba Device surface Fig. 7 3D integration scheme using Dielectric [BCB (ben-zocylcobutene)] bonding 1) Adhesive Bonding 은표면거칠기에민감하지않고낮은온도에서공정이용이하고, 다른반도체제조공정과의호환성이있어많이사용되고있다. Fig. 7은 3D Packaging 공정에서사용되는 Adhesive ( 또는 dielectric) Bonding 을보여주고있다. 최근에많이연구되고있는 Adhesive Bonding 은많은장점들이있지만, Adhesive 재료의물성이잘알려져있지않아온도와환경에따른신뢰성문제가제기되고있다. 이외에 Adhesive Bonding 은 3D integration 시얇은 chip 또는 wafer 이공정가공시임시 Bonding (te임시 rary bonding) 방식으로많이사용되고있다. 임시 Bonding 방식으로사용되는 adhesive 는 carrier wafer 와 Device Wafer 사이에 Bonding 을형성하여, 얇은 Chip 형성공정이가능하게한다 13). 3. Bonding 장비요소기술 (a) Schemaic of Cu Sn interdiffusion (b) 3D integrated CMOS device stack Fig. Cu to tin eutectic bonding for 3D packaging 1) 3.1 Thin wafer handler TSV는 3차원적으로 Bonding 에의해서적층하는기술이다. 때문에 Thin Chip을적층하지않으면최종적인 Package 가너무두껍게된다. 또한 Chip의성능이고성능화되면서많은 I/O 단자를갖게되어많은 Via를가져 Via의직경이작아진다. 이때 Chip의두께가두꺼워지면높은 Aspect Ratio 의 Via를형성하고채워야한다. 이것은기술적으로매우어려운공정으로이러한면에서도 Thin Chip을 Bonding 하는것이유리하다. 그러나 Bonding 공정에서 Thin Chip을취급하는것은어려운일이다. 특히 Thin chip이웨이퍼상태로있으면더욱어렵게된다. 기존웨이퍼는 Handler 는진공 groove를사 Journal of KWJS, Vol. 7, No. 3, June, 9

3D IC 패키지를위한 TSV 요소기술 7 용하였다. 그러나 5 μm내외의 Thin wafer 의경우는국부적인진공에의해서웨이퍼의손상이나변형이발생한다. 이러한문제점을해결하기위해서정전기를이용한방법이제안되었으나신뢰성문제로잘사용되지못하고있다.

다공질을형성하는방법에따라서금속입자를소결시켜만드는방법과기계가공에의한방법으로제작하였다. Fig. 은 Cu 입자를소결시켜만든다공질 Picker 이고 Fig. 9는직경이.7 mm이고피치가 1. mm로기계가공된다공질 Picker 를나타낸다. Cu 입자를소결시켜만든다공질 Picker 는가격이저렴하지만기공의형성이임의로형성된다.

다공질 Picker의내부몇개의 Chamber 형식으로구성하게되면진공이중심부로부터전파되는형식이된다. 이렇게되면전체가하나의 Chamber 인경우에는 Wafer 와 Picker 가정렬이잘못되거나 Wafer 가충돌에의해서들릴경우 Picker 전체에기공이있어서외부공기가흡입되어진공도가급격히떨어지고이것은 Fig.

11 Measuring porous picker picking force Picking Force를저하시켜 Wafer 와 Picker 를이탈시켜더많은공기가 Chamber 내로유입되어 Picking Force 를더욱저하시켜결국은 Wafer 가 Picker에서분리된다.

Force Sensor 는 N까지측정가능한데 inch Wafer Sear Force의경우는단축스테이지의모터에과부하가걸려측정이어려운상태로 15 N 이상의 Picking Force 를나타내었고 Normal Force 의경우는 Wafer 가실험도중파손될만큼충분한 Picking Force 를나타내었다.

4 3D IC 패키지를위한 TSV 요소기술 7 용하였다. 그러나 5 μm내외의 Thin wafer 의경우는국부적인진공에의해서웨이퍼의손상이나변형이발생한다. 이러한문제점을해결하기위해서정전기를이용한방법이제안되었으나신뢰성문제로잘사용되지못하고있다. 본연구에서는기존의진공방식을그대로사용하되웨이퍼의변형이나파손을방지하기위해서다공질 Picker 를제안하였다. 다공질 Picker 는국부적으로힘이집중되는진공 Groove 를많은기공을이용하여 Picking Force 를유지하면서힘을분산시켜응력집중을해소하였다. 다공질을형성하는방법에따라서금속입자를소결시켜만드는방법과기계가공에의한방법으로제작하였다. Fig. 은 Cu 입자를소결시켜만든다공질 Picker 이고 Fig. 9는직경이.7 mm이고피치가 1. mm로기계가공된다공질 Picker 를나타낸다. Cu 입자를소결시켜만든다공질 Picker 는가격이저렴하지만기공의형성이임의로형성된다. Fig. 1은다공질 Picker의내부구조를나타낸다. 개의 Chamber 로구성되며각각의 Chamber 는작은 Slit에의해서연결되며진공은중심부에구명에의해서외부진공이젝터와연결된다. 나머지작은 3개의구멍은각 Chamber 의진공압을측정하기위해진공게이지가장착된다. 다공질 Picker의내부몇개의 Chamber 형식으로구성하게되면진공이중심부로부터전파되는형식이된다. 이렇게되면전체가하나의 Chamber 인경우에는 Wafer 와 Picker 가정렬이잘못되거나 Wafer 가충돌에의해서들릴경우 Picker 전체에기공이있어서외부공기가흡입되어진공도가급격히떨어지고이것은 Fig. Cu particle sintering porous picker Fig. 1 Porous picker inside structure (a) Sear force (b) Normal force Fig. 11 Measuring porous picker picking force Picking Force를저하시켜 Wafer 와 Picker 를이탈시켜더많은공기가 Chamber 내로유입되어 Picking Force 를더욱저하시켜결국은 Wafer 가 Picker에서분리된다. 그러나본연구에서제안한것처럼내부를몇개의 Chamber 로구성하면 Wafer 와 Picker 의이탈이되었을경우에도일정한 Picking Force를유지한다. Fig. 11은 Picking Force 를측정하기위한측정장치를나타낸다. Force Sensor 가 Wafer 와연결된 Wire를단축스테이지에의해서이송된다. Force Sensor 는 N까지측정가능한데 inch Wafer Sear Force의경우는단축스테이지의모터에과부하가걸려측정이어려운상태로 15 N 이상의 Picking Force 를나타내었고 Normal Force 의경우는 Wafer 가실험도중파손될만큼충분한 Picking Force 를나타내었다. 또한다공질 Picker 의내부 Chamber 의성능을평가하기위해서 Picker 와 Wafer 의정렬시키지않고외부의공기가진공 Chamber 로유입되도록실험하여도 Picker 와 Wafer 가분리되지않고만족할만한 Picking Force 를유지하여유용성을확인하였다. 3. Bonding head Fig. 9 Machining porous picker TSV Bonding 공정주로사용되는열-압착 Bonding (thermo-compression bond) 방식은 Bonding 하려는 Chip이나 Wafer Bonding 면에수직한힘을가해야한다. 만약그렇지못하면 Bonding 이불균일하게일어난다. 특히 Wafer 나 Chip이얇은경우에는불균일한 Bonding 이이루어짐은물론 Wafer 나 Chip의파손까지 大韓熔接接合學會誌第 7 卷第 3 號, 9 年月

현승민 이창우 우려된다. Bonding Force와 Bonding 면이수직을유지하는것은기계정밀도에의해서좌우된다. 본연구에서는기계정밀도에영향을받지않고일정한 Bonding Force 와 Bonding 면에수직을유지할수있는기구를설계하였다. Fig. 1는 Bonding Head를성능을평가하기위한장치이다.

실험방법은 3개의 Load Cell에서중앙에있는 Load Cell을 5 Kg f 단위로증가시켰을때나머지두개의 Load Cell에나타나는힘을 Load Cell의높이를조정하여임의의 5가지경우를측정하였다. Fig. 13에보여진것처럼반복능이전혀나타나지않고 Load Cell의높이에의해서결정되는상판의방향에따라서불균일한 Bonding Force를나타낸다. Fig. 1는본연구에서제안한 Uniform bonding head 의구조를나타낸다.

1 Uniform bonding press head 7 5 3 1 7 5 3 1.5 5 7.5 1 1.5 kg Load cell 1 측정값.5 5 7.5 1 1.5 kg Load cell 측정값 Fig. 15 Experiment result for uniform bonding press Fig.

또한기존방법은 Boding Force 를조절하기어려웠지만 Uniform Bonding Head는공압만조절하면쉽게 Bonding Force 를조절할수있다. 1 1 1 1 -.5 5 7.5 1 1.5 Load cell 1 측정값.5 5 7.5 1 1.5 Load cell 측정값 Fig.

5 현승민 이창우 우려된다. Bonding Force와 Bonding 면이수직을유지하는것은기계정밀도에의해서좌우된다. 본연구에서는기계정밀도에영향을받지않고일정한 Bonding Force 와 Bonding 면에수직을유지할수있는기구를설계하였다. Fig. 1는 Bonding Head를성능을평가하기위한장치이다. 3개의 Load Cell을장착하고있으며 Load Cell은나사에의해서높이를조절할수있어상판의각도를조절할수있다. 그리고 Lade Cell 위쪽에 Ball을이용한 Kinematic Base를구성하였다. Fig. 13은기존방법을사용하여압력을가했을때실험결과를나타낸다. 실험방법은 3개의 Load Cell에서중앙에있는 Load Cell을 5 Kg f 단위로증가시켰을때나머지두개의 Load Cell에나타나는힘을 Load Cell의높이를조정하여임의의 5가지경우를측정하였다. Fig. 13에보여진것처럼반복능이전혀나타나지않고 Load Cell의높이에의해서결정되는상판의방향에따라서불균일한 Bonding Force를나타낸다. Fig. 1는본연구에서제안한 Uniform bonding head 의구조를나타낸다. 구조는매우간단하다 Ball을이용한피스톤구조이다. 하부는 각뿔형상으로가공하여 Z축방향으로회전을구속시킨다. Ball은피스톤내에서강체가가지는 3가지각운동이자유롭게된다. 특히상부의노즐에의해서공압이공급되면공압베어링형태가되어무마찰상태로자유롭게회전된다. 이러한구조때문에 Bonding Force 를인가하는축과 Load Cell의 Fig. 1 Uniform bonding press head kg Load cell 1 측정값 kg Load cell 측정값 Fig. 15 Experiment result for uniform bonding press Fig. 1 Experiment setup for pressing force 상판이수직이아니어도 Ball의회전운동으로수직을유지하게된다. Fig. 15는 Uniform Bonding Head를장착하고 Fig. 13과동일한방법으로실험했을때의결과를나타낸다. Fig. 13과비교하여매우좋은반복정밀도를가지고있다. 또한기존방법은 Boding Force 를조절하기어려웠지만 Uniform Bonding Head는공압만조절하면쉽게 Bonding Force 를조절할수있다 Load cell 1 측정값 Load cell 측정값 Fig. 13 Experiment result for conventional press. 결론 TSV Bonding 공정에사용되는 가지 Bonding 공정의특성과 Bonding 장비의요소기술인 Thin Wafer Handling 기술과 Uniform Bonding Head의설계와성능평가를소개하였다. Thin Wafer Handlig 기술과 Uniform Bonding Head 기술은기본적인성능은만족한수준으로상용화를위한연구를수행할것이다. 향후계획으로는다공질을이용한 Thin Wafer Handling 기술은진공과공압을사용하여무마찰상태로 Picking 하는연구를수행하여 Wafer 에손상이없는 Picker 를개발하 Journal of KWJS, Vol. 7, No. 3, June, 9

3D IC 패키지를위한 TSV 요소기술 9 고 Uniform Bonding Head는소형화를통하여 Adhesive 를이용한 Flip Chip Bonding 에도적용할계획이다. 후 기 본연구는지식경제부가지원하는국가연구개발사업인 협동연구사업 에의해수행되었습니다. 참고문헌 1. J. C. Eloy, et al.

al. Electrochemical and solid-state Letters, G17-G19 (5) 5. K.N Chen et. al. Journal of electronic materials Vol. 35, (). K.N Chen et.al. Journal of ELECTRONIC MATERIALS, 3-1, 1 (5) 7. C.S. TAN et.

6 3D IC 패키지를위한 TSV 요소기술 9 고 Uniform Bonding Head는소형화를통하여 Adhesive 를이용한 Flip Chip Bonding 에도적용할계획이다. 후 기 본연구는지식경제부가지원하는국가연구개발사업인 협동연구사업 에의해수행되었습니다. 참고문헌 1. J. C. Eloy, et al., Advanced Packaging, Yole Development, Lyon, France ().. Bio Kim. 3D integration with TSV technology SEMI Technology Symposium (STS) (9) 3. C.V Thompson Materials Research Society (7). C.S Tan, et. al. Electrochemical and solid-state Letters, G17-G19 (5) 5. K.N Chen et. al. Journal of electronic materials Vol. 35, (). K.N Chen et.al. Journal of ELECTRONIC MATERIALS, 3-1, 1 (5) 7. C.S. TAN et. al, Journal of ELECTRONIC MATERIALS, 3-1, 159, (5). Paul Enquist and Chris Sanders, 3D IC Technology: Interconnect for the 1st centry Advanced Packaging online article. 9. Klumpp, A. Merkel, R., Ramm,P. Japanese Journal of Applied Physics, 3, (L9-L3). 1. Wolf, M, Ramm P., Klumpp A., Fraundofer IZM, EMC 3D symposium) 11. F. Niklaus et. al. Journal of Applied Physics, 99, 3111 () 1. Y. Kwon et.al. MRS symp. Proc. Vol. 7 (3) 13. Bio Kim et. al SEMI Technology Symposium () 현승민 ( 玄承珉 ) 199 년생 한국기계연구원나노융합기계연구본부선임연구원 패키지신뢰성, Bonding 공정 hyun@kimm.re.kr 이창우 ( 李暢祐 ) 197 년생 한국기계연구원지능형생산시스템연구본부책임연구원 Bonding 공정, Thin wafer handler lcwlej@kimm.re.kr 大韓熔接接合學會誌第 7 卷第 3 號, 9 年月

DBPIA-NURIMEDIA

DBPIA-NURIMEDIA 12 특집 : 최신전자패키징기술 - 공정및평가 웨이퍼레벨 3D 패키징을위한초박막 Si 웨이퍼공정기술 Ultra-Thinned Si Wafer Processing for Wafer Level 3D Packaging Mi Kyeung Choi and Eun-Kyung Kim 1. 서론 전자산업에서패키지의역할이단순히 IC 칩과시스템을연결하여주는역할에서폼팩터 (Form