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은희 누
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1 [Research Paper] 대한금속 재료학회지 (Korean J. Met. Mater.), Vol. 54, No. 8 (2016), pp.598~604 DOI: /KJMM 다이싱속도변화가두께가차별화된반도체웨이퍼의칩핑손상에미치는영향 이성민 인천대학교신소재공학과 Effect of Sawing Velocity Variation on Chipping Damage of Semiconductor Wafers with Different Thicknesses Seong-Min Lee Department of Materials Science & Engineering, Incheon National University, Incheon 22012, Republic of Korea Abstract: This work details how the sawing velocity influences the chipping damage of semiconductor wafers with different thicknesses during wafer separation. The experimental result shows that at a sawing velocity higher than rpm, in thinner wafers the magnitude of chipping damage more strongly depends on the revolving velocity of the saw blade. It is also shown that the aspect ratio of the sawing-induced groove formed in a wafer is a key factor in determining the dependence of the chipping damage magnitude on wafer thickness. That is, at a sawing velocity higher than rpm, the saw blade thickness should be thin enough to allow the sawing-induced scribe (in the shape of a trench) in the wafer to have an aspect ratio larger than 2. Consequently, in order to prevent degradation in device reliability due to the mechanical dicing of a semiconductor wafer thinner than 3T (approximately 45 um), the sawing velocity or saw blade thickness should be reduced. (Received November 16, 2015; Accepted March 8, 2016) Keywords: semiconductor, silicon, chip, fracture, reliability 1. 서론 인간의머리카락직경 ( 약 80 um 정도 ) 보다얇은두께를갖는반도체디바이스의경우웨이퍼다이싱과정에서발생하는미세한기계적인결함들의존재로인하여최종제품의신뢰성에치명적인문제가발생할수있다 [1]. 더욱이다중 칩모듈 (multi-chip module, MCM) 구조를갖는반도체제품 의경우디바이스의두께가 45 um 이하로개발되고있어웨 이퍼다이싱과정에서발생할수있는기계적결함을최소화 하기위한노력이더욱절실한실정이다. 이러한취지에서본 연구에서는디바이스의슬림화에대응할수있는최적화된 다이싱공정조건을찾고자한다. 기본적으로기계적인소우잉공정을이용한반도체웨이퍼의분리과정에서는다이싱된개별칩의칩핑손상이필연적으로동반될수있다 [1-9]. 따라서, 반도체칩의품질향상 *Corresponding Author: Seong-Min Lee [Tel: , smlee@inu.ac.kr] Copyright c The Korean Institute of Metals and Materials 을위해서는이러한칩핑손상을최소화하여반도체디바이스의신뢰성저하를예방하는것이매우중요하다 [1]. 실리콘처럼취성이큰반도체웨이퍼의칩핑손상을줄이기위해서는소우잉속도를줄이는것이필요하다. 그러나, 소우잉속도의감속은자칫반도체웨이퍼다이싱공정의지연으로인해반도체제품의생산성저하로이어질수있고그에따라제품원가부담으로작용할수있다. 따라서, 칩핑손상을억제하면서공정속도저하를최소화할수있는방안에대한연구가필요하다. 본연구에서는이러한필요성에근거하여반도체웨이퍼의다이싱속도에따른반도체웨이퍼칩핑손상형태를명확히규명한후소우잉속도를적정수준으로유지하면서도칩핑손상을최소화시킬수있는여러방안들에대해연구하고자한다. 특별히, 점차경박단소화되어가는전자제품의추세에편승하여반도체디바이스두께또한지속적으로줄어들고있는현실을감안하여본연구에서는웨이퍼두께를차별화하여소우잉공정조건별칩핑손상최소화방안에대해심도있는연구를진행하고자한다.

실험방법 일반적인초고밀도집적회로 (very large scale integration, VLSI) 공정에의해다바이스가장착된 775 um 두께그리고 30 cm 직경의실리콘웨이퍼를 325 mesh 그라인더를이용하여 1차그라인딩을실시한후 6000 mesh 그라인더를이용하여 2차그라인딩을실시하였다. 그림 1은반도체웨이퍼의그라인딩과정을보여주는도식적인그림이다 [1].

2 599 이성민 Fig. 1. Schematic showing wafer grinding. Fig. 3. Schematic showing one quarter view of silicon wafer. Fig. 2. Micrograph showing individually diced chip. 2. 실험방법 일반적인초고밀도집적회로 (very large scale integration, VLSI) 공정에의해다바이스가장착된 775 um 두께그리고 30 cm 직경의실리콘웨이퍼를 325 mesh 그라인더를이용하여 1차그라인딩을실시한후 6000 mesh 그라인더를이용하여 2차그라인딩을실시하였다. 그림 1은반도체웨이퍼의그라인딩과정을보여주는도식적인그림이다 [1]. 이때, 실리콘웨이퍼의두께변화에따른칩핑손상범위에대한연구를위해최종웨이퍼두께는현재상용화된또는개발중인반도체디바이스의규격을고려하여 45 um에서 180 um까지차별화하였다. 이러한실리콘웨이퍼들의두께는소우잉날의두께와의상관관계에대한연구를위해소우잉날의두께 T(15 um) 를기준으로 3T(45 um), 6T(90 um), 9T(135 um) 그리고 12T(180 um) 까지총 4가지구룹으로차별화하여선별하였다. 준비된웨이퍼들은길이 1.0 cm 그리고폭 0.5 cm 규 격으로기계적인소우잉공정을통해개별칩들로분리되었다. 그림 2는 3T 두께의웨이퍼에서분리된개별칩을보여주는사진이다. 분리된다이의칩핑손상범위에대한연구를위해소우잉휠의회전속도를 rpm에서 rpm까지차별화하여다이싱공정이실시되었다. 이때, 칩핑손상범위는스크라이브영역의중앙분리선에서개별칩의표면으로형성된기계적인결함의크기에의해결정되었다. 본연구에서채택된소우잉날의회전속도는산업현장에서적용가능한범위를고려하여선택하였다. 그림 3은분리된개별칩들의결정학적방향을설명하기위해도식적으로그려진그림이다. 그림 3에서볼수있듯이칩의다이싱방향은실리콘원자의충진율이가장높은 {011} 결정면들을따라진행되었다. 그림 4는웨이퍼의소우잉과정을보여주는그림이다. 여러차별화된조건하에서다이싱된칩들의기계적인손상에대한분석을위해분리된칩들의표면과단면에대한주사전자현미경 (scanning electron microscope, SEM) 분석이실시되었다. 3. 실험결과 본연구에서는반도체웨이퍼의두께감소및소우잉속도변화에따라칩핑손상이어떠한양상으로전개되는지에대한구체적인실험적결과및해석을보여준다. 그림 5는 4가

대한금속 재료학회지제 54 권제 8 호 (2016 년 8 월 ) 600 Fig. 4. Schematic showing mechanical dicing process [1]. Fig. 5. Graph showing chipping damage dimension as a function of blade rotation speed (T designates blade thickness).

지다른두께를가진반도체웨이퍼를여러다른소우잉속도로다이싱하였을때개별칩표면에서측정된칩핑손상범위를평가하여그결과를보여주는그래프이다. 본그래프에서제시된웨이퍼두께는소우잉날두께 (T) 와의상대적인비교치를나타낸것이다. 실험방법에서명시된것처럼본연구에서의웨이퍼두께는 3T( 즉, 45 um) 에서 12T( 즉, 180 um) 까지총 4가지로분류되었다.

3 대한금속 재료학회지제 54 권제 8 호 (2016 년 8 월 ) 600 Fig. 4. Schematic showing mechanical dicing process [1]. Fig. 5. Graph showing chipping damage dimension as a function of blade rotation speed (T designates blade thickness). Fig. 6. Micrographs showing chipping damages in 12T thicknesschips diced at two different sawing speeds: (a) rpm and (b) rpm. 지다른두께를가진반도체웨이퍼를여러다른소우잉속도로다이싱하였을때개별칩표면에서측정된칩핑손상범위를평가하여그결과를보여주는그래프이다. 본그래프에서제시된웨이퍼두께는소우잉날두께 (T) 와의상대적인비교치를나타낸것이다. 실험방법에서명시된것처럼본연구에서의웨이퍼두께는 3T( 즉, 45 um) 에서 12T( 즉, 180 um) 까지총 4가지로분류되었다. 그림 5에서제시된본실험결과에서확인할수있듯이개별디바이스의칩핑손상범위는대체적으로소우잉속도가증가할수록증가한다는것을알수있다. 그러나, 웨이퍼의두께가 3T일경우소우잉속도증가에따른칩핑손상범위의증가량이웨이퍼두께가 18T 일때에비해상대적으로더욱가파르고, 불안정하게증가한다는것을알수있다. 결국, 본결과는스마트폰등점차슬림화되어가는반도체디바이스의요구에편승하여더욱얇아진반도체웨이퍼의다이싱 을위해서는기존의소우잉공정으로는반도체디바이스의신뢰성을담보할수없다는것을증명하는것이라할수있다. 즉, 웨이퍼두께가 3T 이하로얇아질경우고속소우잉공정에서칩핑손상범위가불규적으로발생한다는것은반도체디바이스의슬림화에따라소우잉공정조건도적절하게개선되어야한다는것을의미하는것이라평가할수있는것이다. 그림 6은반도체웨이퍼의두께가 12T일경우 2가지차별화된소우잉속도에서분리된디바이스들의칩핑손상을보여주는 SEM 사진들이다. 그림 6(a) 는 rpm의소우잉속도에서분리된반도체칩의칩핑손상을보여주는 SEM 사진이고, 그림 6(b) 는 rpm의소우잉속도에서분리된반도체칩의칩핑손상을보여주는 SEM 사진이다. 일반적으로소우잉에의한반도체웨이퍼의분리과정은순수한소우잉과정에의해웨이퍼가분리되는것이아니라웨이퍼의일정깊이까지소우잉이진행된후나머지는실리콘웨이퍼의

601 이성민 Fig. 7. Micrographs showing chipping damages in 3T thickness-chips diced at two different sawing speeds: (a) 80000 and (b) 20000 rpm. 취성파괴에의해분리되는것으로알려져있다 [1].

고속으로회전하 는소우잉휠의경우에서회전날의충격량이크기때문에제 1 단계과정보다는제 2 단계과정이더욱활성화될수있으 며, 그로인해칩핑손상이더심화되는것으로해석될수있 다. 즉, 그림 6(a) 에서확인할수있듯이고속으로회전하는 소우잉과정에서분리된칩의단면에서는제 1 단계과정의 특징을나타내는긁힌자국이칩핑영역부근에는나타내지 않는다는것을알수있다.

4 601 이성민 Fig. 7. Micrographs showing chipping damages in 3T thickness-chips diced at two different sawing speeds: (a) and (b) rpm. 취성파괴에의해분리되는것으로알려져있다 [1]. 결국, 웨 이퍼의분리과정은크게 2 단계과정으로분리되며, 칩핑손 상은제 2 단계분리과정에서발생하게되는것으로볼수있 는것이다. 따라서, 제 1 단계과정보다는제 2 단계과정을 줄이는것이반도체웨이퍼의소우잉과정에서발생하는칩 핑손상을최소화하는길이라할수있다. 고속으로회전하 는소우잉휠의경우에서회전날의충격량이크기때문에제 1 단계과정보다는제 2 단계과정이더욱활성화될수있으 며, 그로인해칩핑손상이더심화되는것으로해석될수있 다. 즉, 그림 6(a) 에서확인할수있듯이고속으로회전하는 소우잉과정에서분리된칩의단면에서는제 1 단계과정의 특징을나타내는긁힌자국이칩핑영역부근에는나타내지 않는다는것을알수있다. 결국, 고속회전에의한웨이퍼의 분리과정에서는소우잉날이웨이퍼깊은위치까지침투하 지못한상태에서제 2 단계의취성파괴가더욱두꺼운실리 콘에서발생하게되므로칩핑손상범위가넓어지는것으로 해석될수있다. 반면, 소우잉휠의회전속도가느린경우에는그림 6(b) 에서확인할수있듯이제 1 단계분리과정에서나타나는긁힌자국이칩핑영역가까운위치에서까지관찰됨을알수있다. 즉, 저속소우잉공정의경우회전날이웨이퍼의더욱깊숙한위치까지본연의임무 ( 즉, 1 단계공정 ) 을수행한후나머지얇은실리콘에대해서만제 2 단계의취성파괴가일어날수있기때문에웨이퍼의최종분리가대단히한정된범위에서칩핑손상을일으키는것으로해석될수있다. 그러나, 웨이퍼의두께가감소할경우소우잉속도변화에따른칩핑손상의양상도달라지는것으로조사되었다. 그림 7은웨이퍼의두께가 3T일경우분리된디바이스의칩핑손상을보여주는 SEM 사진들이다. 그림 7(a) 은 rpm의소우잉속도에서분리된반도체칩의칩핑손상을보여주는 SEM 사진이고, 그림 7(b) 은 rpm의소우잉속도에서분리된반도체칩의칩핑손상을보여주는 SEM 사진이다. 반도체웨이퍼의두께가감소하여도웨이퍼의분리과정이 2 단계분리과정으로발생하는것에는변화가없으나웨이퍼두께가얇아질경우제 2 단계취성파괴양상이달라지는것으로조사되었다. 즉, 그림 7(a) 에서제시된 SEM 사진은칩핑손상의범위가스크라이브영역을벗어나디바이스의엑티브영역까지광범위하게발생할수있다는것을보여주고있다. 이것은소우잉날의폭 (T) 대비웨이퍼의두께 (3T) 차이가 3 이하일경우제 1 단계분리과정에서소우잉날이웨이퍼에침투하여형성되는홈의결함형상비 (aspect ratio) 가너무작아홈에충분한노치효과를유도할수없기때문으로해석된다. 부언하면, 소우잉속도가고속일경우에는소우잉날이제 1 단계분리과정에서얇은웨이퍼내로침투하여형성되는홈의결함형상비가두꺼운웨이퍼에비해상대적으로작기때문에얇은웨이퍼홈에서형성되는응력집중도역시상대적으로낮아질수있다. 이론적으로홈의결함형상비가클수록노치효과로인해홈에수직방향으로발행되는인장성분의응력집중도가커지는것으로알려져있다 [10-12]. 따라서, 홈의결함형상비가클경우제 2 단계의취성파괴가소우잉이진행되는방향으로발생할가능성은그만큼높아질수있으며, 그에따라칩핑손상은제한적으로발생하는것으로해석된다. 그러나, 결함형상비가작을경우노치효과로인해제 1 단계분리과정에서형성된홈에발행되는응력집중도자체가작기때문에제 2 단계취성파괴는노치효과보다는휠씬복잡한역학적반응에의해발생할수있는것으로해석된다. 그결과, 그림 5에서제시된실험결과에서처럼

5 대한금속 재료학회지제 54 권제 8 호 (2016 년 8 월 ) 602 위해소우잉과정에서웨이퍼의분리과정을그림 8에도식적으로나타내었다. 그림 8을참조하여제 1 단계소우잉과정에서소우잉날과실리콘웨이퍼의마찰에의해형성된가상적인직육각형홈이형성된다고가정하자. 이때, 홈내부에는소우잉날의회전이외에진동등여러가지기계적인움직임들이제 2 단계웨이퍼분리과정에서는홈에수직으로작용하는인장성분의응력집중력으로작용할수있다. 이때, 응력집중도는홈깊이에다음과같은관계식으로나타낼수있다 [10-12]. Fig. 8. Schematic to illustrate sawing blade-induced trench formed in silicon wafer during dicing process. KI (1) 단, K I : 응력집중도, d : 홈의깊이, T : 날의두께 칩표면에서측정된침핑손상의범위가대단히불규칙적인양상으로전개될수있으며, 때때로홈을많이벗어난위치까지칩핑손상범위가확대되는것으로볼수있다. 극단적인예로웨이퍼의두께가소우잉날의두께보다얇을경우고속회전하는소우잉날은웨이퍼에홈을만들기도전에웨이퍼의손상을초래할수있으며, 이때웨이퍼는홈에발생하는응력집중이아닌회전날의충격력등으로인해홈을벗어난여러방향으로불규칙하게파괴될수있을것이다. 반면, 그림 7(b) 에서볼수있듯이웨이퍼두께가얇고 (3T) 소우잉속도가매우느린경우칩핑손상은대단히제한적인범위에서발생한다는것을알수있다. 이것은저속소우잉의경우소우잉날 (T) 이제 1 단계분리과정에서웨이퍼 (3T) 의더욱깊은위치 (2T 이상 ) 까지침투할수있기때문인것으로해석된다. 즉, 저속소우잉에서회전날이웨이퍼의깊숙한위치까지침투하여홈바닥두께가소우잉날의두께보다더얇아지게되면홈바닥에국한되어발생하는인장성분의응력이결코작지않기때문에제 2 단계분리과정에서의취성파괴는홈이형성된방향을크게벗어나지않는범위에서발생할수있는것으로판단된다. 결국, 웨이퍼두께가얇아지더라도소우잉속도를낮추면칩핑손상범위를줄일수있는것으로해석된다. 4. 고찰 본연구에서는반도체웨이퍼의두께가얇을경우소우잉속도가증가할때칩표면에서측정된칩핑손상범위가매우규칙적으로확대됨을알수있었다. 이에대한이론적고찰을 상기관계식에따르면칩두께가 12T에서 3T로줄어들어홈의깊이가대략 4배정도깊어질경우홈에발생하는응력집중도는약 200% 까지증가할수있다는것을알수있다. 따라서, 웨이퍼제 1 단계분리과정에서소우잉날이웨이퍼안으로충분히깊이파고들수있다면, 인장성분의 K I 값이극대화되어홈이형성된부위가노치효과로인해우선적으로파괴될수있게된다는해석이가능해진다. 이경우웨이퍼의제 2 단계분리과정은해당홈에서의취성파괴에의해완성되므로칩핑손상은그림 8에서제시된직육각형홈을크게벗어나지않는범위에서발생될수있다는것을알수있다. 따라서, 소우잉속도가느릴경우웨이퍼제 1 단계분리과정에서소우잉날이웨이퍼깊숙히파고들어충분한깊이 (d) 의홈을만들수있기때문에소우잉속도가낮을수록홈에발생하는응력집중도또한커질수있다는해석이가능하다. 결국, 저속소우잉의경우웨이퍼제 2 단계분리과정은웨이퍼의두께가얇더라도홈바닥에작용하는이러한응력집중력에의해주로발생된다고해석할수있다. 그리고, 웨이퍼의두께가증가할경우소우잉날의회전속도가빠르더라도제 1 단계분리과정에서소우잉날이웨이퍼에침투하여만들어지는홈의결함형상비자체가작지않기때문에홈에서의노치효과에의한 2 단계파괴현상이지배적으로발생하는것으로해석할수있다. 그결과, 소우잉속도증가에따른칩핑손상범위의확대가대단히제한적으로발생하는것으로해석될수있다. 그러나, 웨이퍼의두께가얇고 (3T) 소우잉속도가고속일경우소우잉날 (T) 은제 1 단계소우잉공정에서웨이퍼내에충분한깊이 (2T 이상 ) 의홈을만들수없게되어소우잉이진행되는방향과수직한방향으로충분한인장성분의응력집

6 603 이성민 중력을발생시킬수없게된다. 또한, 소우잉날의고속회전으로인해웨이퍼에가해지는운동에너지는상대적으로크기때문에웨이퍼에제 1 단계소우잉과정에서만들어진홈에발생하는응력집중력보다는고속회전날과웨이퍼사이의역학적인반응에의해최종분리가발생되는것으로해석될수있다. 부언하면, 웨이퍼두께가얇고소우잉날의회전속도가빠를경우제 1 단계분리과정에서만들어진홈에의한노치효과는더이상 2 단계분리과정에서는별다른역할을하지못하고, 대신고속회전날의운동에너지가 2 단계분리과정을완성하는데더큰기여를하는것으로해석될수있다. 이때, 웨이퍼에가해지는고속회전날의운동에너지는웨이퍼의두께가얇을경우웨이퍼하단의더욱광범위한범위까지그영향력을미칠수있게된다. 즉, 깊지않은홈을가진웨이퍼의제 2 단계분리는소우잉날이웨이퍼에수직으로작용하는운동에너지에대해웨이퍼전체를지지하는지지대의반발력에의해저항하게되므로소우잉속도가증가할경우웨이퍼에발생하는충격력이홈주변더욱광범위한범위까지그영향력을미칠수있는것이다. 그결과, 웨이퍼의제 2 단계분리과정은소우잉날의진행방향을크게벗어난범위까지칩핑손상을발생시킬수있는것으로볼수있다. 이러한이유로인해얇은웨이퍼를고속소우잉공정으로분리할때칩핑손상의범위가불규칙적으로확대되는것으로해석된다. 특히, 본연구결과에서는 3T 두께의웨이퍼를 rpm 이상의소우잉속도로소우잉할경우제 1 단계공정에서웨이퍼에소우잉날 (T) 이파고든깊이가 2T 이하인것으로조사되어홈의결함형상비가 2 이하가될수있음이확인되었다. 그리고그림 5에서처럼이러한조건하에서는칩핑손상범위가급격히확대되는것으로평가되었다. 이러한결과들을종합하여판단해볼때홈의결함형상비가 2 이하일경우제 2 단계분리과정에서홈에서의노치효과가급격히줄어들고대신고속회전날의충격력등에의해웨이퍼가최종분리되는것으로판단된다. 따라서, 칩핑손상의예방을위해서는소우잉날의두께를웨이퍼두께의 1/3 미만으로줄이는것이바람직할것으로판단된다. 결론적으로, 반도체웨이퍼의두께감소에따른칩핑손상의증가를예방하기위해서는소우잉속도를최소화하거나제 1 단계소우잉과정에서발생하는홈의결함형상비가최소 2 이상이되도록소우잉날의두께를줄이는것이필요할것으로판단된다. 5. 결론 본연구에서는반도체웨이퍼의두께가얇을수록기계적 인다이싱과정에서칩핑손상의크기가증가할수있다는 것을확인할수있었다. 웨이퍼의두께가 12T( 즉, 180 um) 에 서 3T( 즉, 45 um) 까지줄어들경우 rpm 의소우잉속도 에서는칩핑손상의크기가 42% 정도증가하였지만, rpm의소우잉속도에서는칩핑손상의크기가최대 125% 까 지증가하는것으로조사되었다. 실험적분석결과취성이큰 실리콘재질의특성때문에고속소우잉공정시웨이퍼의두 께가얇을경우웨이퍼의제 1 단계분리과정에서소우잉날 이웨이퍼내로침투하는깊이가상대적으로줄어들게됨을 확인하였다. 그결과, 웨이퍼의제 2 단계분리과정에서소우 잉날에의해만들어진홈의결함형상비가너무낮아홈에서 의응력집중현상보다는소우잉날과웨이퍼전체의역학적 인반응에의해칩핑손상이발생할수있기때문에칩핑손 상이홈을크게벗어난범위까지확대되는것으로해석되었 다. 결론적으로향후두께의감소가필연적인반도체웨이퍼 의기계적인분리과정에서발생할수있는개별디바이스의 칩핑손상을최소화하기위해서는웨이퍼두께가 400% 감소 할때소우잉속도를 35% 이상줄이거나소우잉날의두께를 웨이퍼두께의 1/3 미만으로줄여제 1 단계소우잉과정에서 발생하는홈이제 2 단계분리과정에서적절한노치효과를 발휘할수있도록유도하여야한다는것을확인할수있었다. 본실험결과는점차경박화되어가는반도체디바이스의신뢰성저하를예방하기위한최적의다이싱공정조건을찾는데큰도움이될것으로기대된다. 감사의글 본연구는인천대학교의연구지원에의해수행되었으며, 이에감사드립니다. REFERENCES 1. S. M. Lee, Surf. Rev. Lett. 17, 323 (2010). 2. Z. J. Pei, Graham R. Fisher and J. Liu, Int. J. Mach. Tool. Manu. 48, 1297 (2008). 3. Z. J. Pei, S. R. Billingsley and S. Miura, I Int. J. Mach. Tool. Manu. 39, 1103 (1999). 4. R. Pérez and P. Gumbsch, Phys. Rev. Lett. 84, 5347 (2000). 5. R. Pérez and P. Gumbsch, Acta Mater. 48, 4517 (2000).

7 대한금속 재료학회지제 54 권제 8 호 (2016 년 8 월 ) D. K. Lee, T. G. Lee and S. M. Lee, Korean J. Met. Mater. 49, 726 (2011). 7. D. Sherman and I. Be ery, J. Mech. Phys. Solids 52, 1743 (2004). 8. D. Sherman and I. Be ery, Scripta Mater. 49, 551 (2003). 9. D. Sherman, J. Mech. Phys. Solids 53, 2742 (2005). 10. J. R. Rice, J. Appl. Mech. 35, 379 (1968). 11. A. T. Santhanam and R. C. Bates, Mater. Sci. Eng. 41, 243 (1979). 12. X. P. Xu and A. Needleman, J. Mech. Phys. Solids 42, 1397 (1996). 13. S. M. Lee, Korean. J. Met. Mater. 54, 204 (2016).

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<313430333033C6AFC1FD28C3E0B1B8292E687770> 스포츠와 물리학: 구기운동 안티-싸커 와 간접-축구 DOI: 10.3938/PhiT.23.005 이 인 호 Anti-soccer and Indirect Soccer 편성은 없다고 장담한다. 벨기에(FIFA 랭킹 11위), 러시아 (FIFA 랭킹 22위), 알제리(FIFA 랭킹 26위), 그리고 한국(FIFA 랭킹 61위)으로 이어지는 H조 편성 결과이다. 이