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현섭 순
5 years ago
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1 Journal of the Korean Institute of Industrial Engineers Vol. 41, No. 3, pp , June ISSN EISSN KIIE <Application Research> 반도체공정에서의 Wafer Map Image 분석방법론 유영지 1 안대웅 2 박승환 1 백준걸 1 1 고려대학교산업경영공학과 / 2 SK 하이닉스 Wafer Map Image Analysis Methods in Semiconductor Manufacturing System Youngji Yoo 1 Daewoong An 2 Seung Hwan Park 1 Jun-Geol Baek 1 1 School of Industrial Management Engineering, Korea University / 2 SK Hynix In the semiconductor manufacturing post-fab process, predicting a package test result accurately in the wafer testing phase is a key element to ensure the competitiveness of companies. The prediction of package test can reduce unnecessary inspection time and expense. However, an analysing method is not sufficient to analyze data collected at wafer testing phase. Therefore, many companies have been using a summary information such as a mean, weighted sum and variance, and the summarized data reduces a prediction accuracy. In the paper, we propose an analysis method for Wafer Map Image collected at wafer testing process and conduct an experiment using real data. Keywords: Semiconductor, Wafer test, Package test, Wafer map image, Fail bit pattern 1. 서론 반도체시장은전세계적으로 IT 경기가상승하면서빠른속도로성장하고있다. 스마트폰과태블릿등모바일기기뿐만아니라자동차, 웨어러블 (Wearable) 등사물인터넷과로봇분야도빠르게성장해반도체는다양한전자제품과사물에서필수적인요소가되어가는추세이다. 또한전세계적으로완제품에들어가는반도체의수요가폭발적으로증가하면서국내에서생산되는반도체의수출도증가하고있다. 따라서국내반도체업체들은글로벌시장에서의경쟁력확보를위해설비진단, 공정관리, 수율안정화등을통해생산성을향상시키고첨단공정기술을개발하기위해다각적으로노력을기울이고있다 (An et al., 2009; Kang et al., 2012). 하나의반도체제품을만들기위해서는매우정교하고복잡한여러단계의작업을거치게되며완제품이되기까지약 3~4 개월의오랜시간이걸린다. 일반적으로반도체제조공정은 FAB(Wafer fabrication) 공정, 웨이퍼테스트 (Wafer test) 공정, 조립 (Assembly) 공정, 패키지테스트 (Package test) 공정의순서대로진행이된다 (Uzsoy et al., 1992). 웨이퍼테스트공정은 FAB 공정이끝난뒤에웨이퍼 (Wafer) 내의칩에전기적자극을가해정상적인기능을하는지검사하여양 / 불량을판별하는공정이다. 조립공정에서는웨이퍼를낱개의칩으로자르고리드프레임연결및반도체회로를보호하기위한틀형성등의다양한작업이진행된다. 패키지테스트공정에서는조립공정을거쳐완성된칩의최종불량유무를판단하기위해일반사용환경보다가혹한환경에서가능한모든검사를진행한다 (Kim and Baek, 2014). 이와같이여러단계의작업을거치는동안각단계에서발생하는미세한결함들은웨이퍼상에형성되어최종생산되는제품의품질을저하시키는원인이될수있다. 이를사전에예측하고조치하기위해서각작업단계마다고온또는저온의환경에서제품에대한테스트가진행되며테스트결과를바탕 이논문은 2013 년도정부 ( 교육부 ) 의재원으로한국연구재단의지원을받아수행된기초연구사업이며 (NRF-2013R1A1A ), BK21 플러스사업 ( 고려대학교, 제조 물류분야에서의빅데이터운용사업팀 ) 으로지원된연구임. 연락저자 : 백준걸교수, 서울시성북구안암동 5 가 1 번지고려대학교산업경영공학과, Tel : , Fax : jungeol@korea.ac.kr 2015 년 2 월 9 일접수 ; 2015 년 5 월 8 일수정본접수 ; 2015 년 5 월 11 일게재확정.

268 유영지 안대웅 박승환 백준걸 으로반도체수율을계산한다. 수율을정확하게예측하고관리하는것은반도체시장에서기업의경쟁력확보에가장중요한부분이다. 특히신제품의경우에는신속하게목표양산수율을확보하고저수율발생을예방함으로써기업이시장을선점하고가격경쟁력을확보할수있도록한다 (Park et al., 2014).

또한여러공정을거쳐야하는복잡한반도체제조과정중에웨이퍼테스트결과양품판정을받더라도조립공정을거친뒤패키지테스트단계에서는불량판정을받는칩이발생할수있다 (An et al., 2009).

2 268 유영지 안대웅 박승환 백준걸 으로반도체수율을계산한다. 수율을정확하게예측하고관리하는것은반도체시장에서기업의경쟁력확보에가장중요한부분이다. 특히신제품의경우에는신속하게목표양산수율을확보하고저수율발생을예방함으로써기업이시장을선점하고가격경쟁력을확보할수있도록한다 (Park et al., 2014). 과거에반도체산업에서수율예측에관한기존연구들은주로웨이퍼테스트단계에서수집되는데이터를이용하여웨이퍼수율을예측하는것이대부분이었다. 그러나공정기술의발달로인해반도체검사시간과비용이증가하면서웨이퍼테스트결과를바탕으로패키지테스트의결과를예측하기위한연구가점차중요해지고있다. 또한여러공정을거쳐야하는복잡한반도체제조과정중에웨이퍼테스트결과양품판정을받더라도조립공정을거친뒤패키지테스트단계에서는불량판정을받는칩이발생할수있다 (An et al., 2009). 이때패키지테스트단계에서결정될칩의양 / 불량판정을웨이퍼테스트단계에서미리판별하게된다면불필요한검사단계를줄여제조시간을단축하고비용을감축하여효율적인공정진행이가능하다 (Kim and Bae, 1995). 따라서본연구에서는웨이퍼테스트단계에서수집되는데이터를이용하여패키지테스트의결과를예측하고양 / 불량의원인을파악하고자한다. 웨이퍼테스트단계에서는칩에가해진각종전기적자극에대한반응이수치화되어자료로저장된다. 또한자극으로부터결함이발생한셀 (cell) 의정보를담고있는데이터가 <Figure 1> 과같이웨이퍼맵이미지 (Wafer map image) 의형태로저장된다. Figure 1. Wafer Map Image 자극에취약한셀들은이미지상에하나의점으로표시되며 fail bit 이라고부른다. Fail bit 들은웨이퍼의불량발생원인에따라결함패턴을형성하기도한다. 따라서웨이퍼의불량여부를판단하거나결함패턴을확인하기위해주로엔지니어가 시각에의존하여분석하며, 엔지니어의작업에보조적인의사결정도구로이용하고자 <Figure 2> 와같이웨이퍼맵에서자주발생하는특정결함패턴을정의하고정의된패턴들을시스템상에서자동으로분류하는결함패턴인식알고리즘에대한다양한연구들이진행되었다. Figure 2. Examples of mixed type defect patterns(wang, 2008) Li and Huang(2009) 는 hybrid SOM-SVM 접근방법을이용하여웨이퍼맵이미지의결함패턴을인식하는방법론을제안했다. SOM(Self-Organizinag Map) 을이용하여유사한결함패턴을군집화하고, SVM(Support Vector Machine) 을이용하여새로운결함패턴이입력되었을때유사한결함패턴의군집으로분류하여 90% 이상의인식률을보였다. 또한 Wang et al. (2006) 도웨이퍼의결함패턴탐지및분류를위해 Gaussian EM 알고리즘을이용한분석기법을제안했다. Liu et al.(2010) 는 Neural network 접근방법을이용하여웨이퍼맵이미지인식률을향상시켰다. 이외에도웨이퍼레벨에서의결함패턴인식과분류에관한연구는다양한방면에서이루어졌지만칩의품질에대한정확한예측을위해서는칩레벨에서설명력있는변수를추출하여분석이이루어져야할필요가있다. 그러나웨이퍼맵이미지데이터의경우에는방대한양의고차원데이터이며비정형의특성을띠고있어분석방법론이충분하지않다. 실제로반도체기업에서는웨이퍼맵이미지데이터를활용하기위해 fail bit 의정보를가중합 (Weighted sum) 이나평균등의요약된형태의데이터로변환하여수리적인모델을이용하는단변량적접근방식을취하고있다. 그러나요약된데이터를이용할경우다수의변수에포함된정보가손실되어분석성능이떨어지고결과의원인분석이어렵다는단점이있다. 본연구에서는웨이퍼테스트단계에서수집되는웨이퍼맵이미지데이터의 fail bit pattern 을칩레벨에서분석하기위한방법론을제안한다. 칩별로 fail bit pattern 의정보를반영할수있는특질을추출하고패키지테스트의결과를예측하여현장

3 반도체공정에서의 Wafer Map Image 분석방법론 269 에서사용하는방법과비교실험을한다. 또한칩레벨에서유사한결함패턴을군집화하여패키지테스트결과에영향을미치는패턴을분석한다. 본논문의구성은다음과같다. 제 2 장에는웨이퍼맵이미지데이터의분석방법론을제시하고, 제 3 장에서실제반도체테스트공정에서수집된데이터에분석방법론을적용한결과를기술한다. 제 4 장에서는결론및추후연구를정리한다. 테스트결과의예측성능을저하시키는원인이될수있다. 현재까지웨이퍼레벨에서의결함패턴에대해서는다양한연구가진행되어온반면에칩레벨에서의 fail bit pattern 에관한연구는미미한상황이다. 따라서본연구에서는칩레벨에서의 fail bit pattern 이칩의불량발생률에미치는상관성에대해분석하고패턴정보를패키지테스트결과예측에반영하기위해 fail bit pattern 의분석방법론을제안한다. 2. Wafer Map Image 분석방법론 2.1 Fail Bit Pattern <Figure 3> 은웨이퍼맵이미지에서칩별로나타나는다양한패턴을보여준다. 칩 (a) 에는소수의 fail bit 이무작위로분포해있으며, 칩 (b) 에는다수의 fail bit 이무작위하게분포되어있다. 칩 (c) 에는좌측상단에다수의 fail bit 들이일렬로가로방향의 fail bit pattern 을형성하고있는것을볼수있으며, 칩 (d) 에서는우측하단에다수의 fail bit 들이군집을형성하고있다. (a) (c) (b) (d) Figure 3. Examples of fail bit patterns at chip level 웨이퍼맵이미지에서다수의칩들은 <Figure 3> 의칩 (a) 나칩 (b) 와같이무작위의 fail bit pattern 을형성하게되며소수의칩들이칩 (c) 또는칩 (d) 와같이특이패턴을형성하게된다. 일반적으로반도체제조공정의특성상웨이퍼의외곽에위치하는칩일수록불량이많이발생한다고알려져있으며, 웨이퍼맵이미지에서는웨이퍼의외곽으로갈수록 fail bit 의개수가증가하고특이패턴을형성하는경우가많다. 또한 <Figure 2> 와같이웨이퍼의결함칩들이특정패턴을형성하며발생하는경우라면칩 (c) 나칩 (d) 와같이 fail bit 들이특이패턴으로분포하는칩들의개수가증가하는경향이있다. 실제로반도체기업에서는칩에존재하는 fail bit 의개수가증가할수록칩의불량발생률이높아진다고판단하여각칩별로총 fail bit 의개수를계산하여패키지테스트결과를예측하기위한변수들중하나로이용하고있다 (Nurani et al., 1998). 그러나 <Figure 3> 의칩 (b) 나칩 (c) 와같이비슷한개수의 fail bit 이분포하지만패턴의차이가존재하는경우 fail bit 의개수만을변수로이용하게되면패턴에대한정보가손실되어패키지 2.2 특질추출 본연구에서는칩에위치하는 fail bit 분포의경향성을파악하기위해총세개의특질을추출하였다. 첫번째특질은웨이퍼상에서칩의좌표정보이다. 두번째특질은칩의세부영역에위치하는 fail bit 들의가중합이며세번째특질은 LOESS (Local Regression) 의예측값을이용한다 Location 수율이낮은웨이퍼의경우에는불량칩들이특정결함패턴을형성하며발생하는경우가많으며, 웨이퍼결함패턴에따라칩의위치와칩의불량발생률간에상관관계가존재한다 (Hsu and Chien, 2007). 예를들어외곽에원형의결함패턴이발생한웨이퍼에서는외곽에위치한칩의 fail bit 개수및패턴이웨이퍼중앙에위치한칩과다른경향성을가지게된다. 따라서웨이퍼상에서칩의위치를나타내는좌표정보를특질로추출하여 fail bit의개수및패턴과함께칩의패키지테스트결과예측에반영하고자한다. <Figure 4> 의칩 는웨이퍼상의좌표에위치하고있으며, 값과 값에해당하는좌표값이특질로추출된다 Quadrat Weighted Sum Quadrat method는공간상에흩어져있는관측치들의패턴을분석하는공간패턴분석방법론 (Spatial pattern analysis methods) 중한방법이다 (Baddeley, 2008). Quadrat이란연구대상의전체영역을규칙적인격자형태로분할한세부영역을의미한다. Quadrat weighted sum의계산방식을도식화하면 <Figure 4> 와같다. 칩 는식 (1) 과같이 개의셀로이루어진벡터로나타낼수있다. <Figure 4> 의오른쪽그림에서작은사각형은하나의셀을의미하며, 과 는각각칩에존재하는셀들의행과열의개수를나타낸다. 따라서 은칩에서 번째행, 번째열에위치하는셀의정보를담고있다. (1) <Figure 4> 의오른쪽그림에서색칠된셀은 fail bit이발생한셀을의미한다. 임의의셀 는식 (2) 와같이 fail bit이발생한경우에는 1~5의값을가지며 fail bit이발생하지않은경우에는 0값을가진다.

270 Youngji Yoo Daewoong An Seung Hwan Park Jun-Geol Baek (2) 우측상단에위치한셀들의결함정도가다른영역에비해상대적으로높다. 가 fail bit 일때나타나는 1, 2, 3, 4, 5 의값은 fail bit level 을의미하며현업에서셀의결함정도를표현하기위해일반적으로이용하는명목형지표이다.

4 270 Youngji Yoo Daewoong An Seung Hwan Park Jun-Geol Baek (2) 우측상단에위치한셀들의결함정도가다른영역에비해상대적으로높다. 가 fail bit 일때나타나는 1, 2, 3, 4, 5 의값은 fail bit level 을의미하며현업에서셀의결함정도를표현하기위해일반적으로이용하는명목형지표이다. 큰값을가지는 fail bit 일수록칩의불량발생률에큰영향을미친다. 따라서명목형변수인 fail bit level 을결함정도에따라수치로변환하기위해엔지니어의전문지식 (expert knowledge) 을바탕으로식 (3) 과같이가중치함수를정의하였다. (3) Fail bit level 이가중치함수로부터수치값으로변환되면 <Figure 4> 의오른쪽그림과같이하나의칩을 k 개의 quadrat 으로분할하고각 quadrat 에포함된 fail bit 들의변환된수치값을더하여해당영역에서의 fail bit 의밀도를계산한다. Figure 5. Example of chip image Quadrat weighted sum을이용한특질추출결과는 <Figure 6> 과같다. 한개의칩이미지를 64개의 quadrat으로나눠 fail bit의가중합을계산하고 64개의특질 을추출한다. 특질추출결과칩의우측상단영역에서는 250, 122, 4001 등큰값이계산되었으나그외의영역에서는 0, 1, 2, 3 등작은값이계산되어칩의전체적인결함분포정도를반영한다. Figure 4. Relationship between Quadrat weighted sum and chip 본연구에서는 fail bit의분포위치와밀도를반영하는특질추출을위하여 quadrat weighted sum을이용하며, 칩의리페어가능영역정보를반영하여한개의칩에서 64개의 quadrat을구성한다. 각 quadrat 별로 fail bit의밀도를계산하는식은식 (4) 와같다. 는 번째 quadrat 영역을의미하며 는 번째 quadrat 영역에서식 (4) 에의해계산된 quadrat weighted sum을의미한다. 식 (4) 에서특정셀 가특질을추출하고자하는 quadrat 영역인 에포함되는지판단하기위해필요한지시함수 (indicator function) 를식 (5) 와같이정의하였다. (4) <Figure 5> 는특질추출대상의원본칩이미지이다. Fail bit 은 fail bit level 이높을수록크고진한점으로표시되며, 칩의 (5) Figure 6. Result of quadrat weighted sum LOESS(Local Regression) Estimation 본연구의대상인웨이퍼맵이미지데이터는 fail bit 들이점의형태로 2 차원공간에분포되어있으며이미지의특정영역에서는관측치가드물어일반적인이미지분석방법론을적용하여특질을추출하는것이어렵다. 부분회귀법 (LOESS) 은각관측치가존재할때관측치의인접한값에근거하여하나의회귀선이아닌여러개의선형회귀선으로추정하는방법이다

5 Wafer Map Image Analysis Methods in Semiconductor Manufacturing System 271 (Cleveland, 1979). 일반적으로연속형변수 에대하여 에대한선형회귀는식 (6) 과같다. 그러나국소적으로관측값이드물거나전체적인분포형태와부분적으로다른형태를나타낼때 의전영역에서일반적인선형회귀모형으로는변수 의확률적변화를충분히예측하기어려운경우가발생한다. (6) 따라서부분회귀법이식 (7) 과같을때 와 는개개의관측치에대해추정되며, 임의의 값에서회귀함수의적합을위해각관측치마다식 (8) 과같이국소가중치가부여된다. 국소가중치는임의의관측치부근에위치하는관측치들중가장가까운관측치에는큰가중치를부여하고멀리위치한관측치에는작은가중치를부여하여회귀함수를적합하기위해이용된다. 식 (8) 에서 는임의의점 에서 번째로가까운점까지의거리를의미하며일반적으로유클리드거리로정의된다. (7) (8) 식 (7) 의 와 는국소가중치를적용한가중최소제곱법 (weighted least squares method) 을이용하여식 (9) 를최소화하는값으로추정한다 (Hwang et al., 2006). (9) 따라서칩에위치한 fail bit 들이특정영역에서드물게분포되어있더라도 LOESS 를이용하여전체적인분포의경향성을파악하는것이가능하다. 칩에서의 fail bit 위치와 fail bit 의가 Figure 7. LOESS estimate 중치에대해부분회귀법을적용한결과는 <Figure 7> 과같다. 예측값이커질수록크고진한점으로표시되며 <Figure 7> 에서는 <Figure 5> 에서 fail bit 들의분포경향이반영되어예측값이추정된것을확인할수있다. 본연구에서는주성분분석 (Principal Component Analysis) 을이용하여 LOESS 예측값에대한 10 개의주성분벡터를특질로추출한다. 3. Wafer Map Image Data 분석 3.1 실험설계 본연구에서는실제반도체테스트공정에서수집된데이터를이용하여실험을진행하였다. 1 개의로트 (Lot) 에서웨이퍼단위로샘플링하였으며샘플의개수는총 3,800 개이다. 양품칩과불량칩의비율은약 3 대 1 이며 70% 를학습데이터로이용하였으며 30% 를이용하여테스트하였다. 본연구에서제안하는웨이퍼맵이미지분석방법론을통해추출된특질의성능을비교하기위해대조군의특질로 TBC(Total Fail Bit Count) 변수를이용하였다. TBC 는현업에서칩의패키지테스트결과를예측하기위해이용하는변수들중하나로칩에존재하는모든 fail bit 들의가중합을의미한다. 따라서대조군에서는칩의좌표를나타내는두개의변수와총결함수를나타내는 TBC 변수를포함하여총세개의특질을변수로이용하였다. 실험군에서는대조군에서이용된 TBC 특질과제 2 장에서제안한 Location, Quadratic weighted sum, LOESS estimation 세종류특질을포함하여특질변수를생성하였다. 3.2 패키지테스트결과예측및분석 본연구에서제안한방법론의성능을측정하기위해추출된특질을이용하여패키지테스트결과를예측하고기존의방법론과성능비교를수행하였다. 결과예측에는 SVM(Support Vector Machine), Logistic Regression, Decision Tree 등의예측모델과비교하였을때가장높은분류성능을보인 ANN(Artificial Neural Network) 모델을이용하였다. ANN 모델을이용한패키지테스트결과예측의프레임워크는 <Figure 8> 과같다. 칩이미지로부터제 2.2 절에서설명한기법을이용하여세종류의특질을추출하고기존에현업에서이용하던특질인 TBC 를포함하여 ANN 모델의입력변수로사용하였다. ANN 모델은 <Figure 8> 과같이입력층 (Input layer), 은닉층 (Hidden layer), 출력층 (Output layer) 으로구성되며, 오차를최소화하는방향으로반복시행착오를거쳐은닉층의개수를결정하였다 (Ripley, 1996). 출력변수는패키지테스트결과반도체칩의 Pass/Fail 여부를나타내는이진형변수이다. 본연구에서는실험결과의일반성을확보하기위해 5-fold cross validation 을수행하였다.

6 272 유영지 안대웅 박승환 백준걸 Figure 8. Procedure of Wafer Map Image analysis 모델의예측정확도를측정하기위해정확도 (Accuracy) 와기하평균 (Geometric Mean) 을성능척도로이용하였으며수식은 <Table 1> 과같다. Table 1. Test Measure Table 2. Experimental Result Existing Method Proposed Method Increasing Rate(%) ACC GM ACC(Accuracy) Test Measures 3.3 Fail Bit Pattern 군집화 GM(Geometric Mean) 본연구에서이용한데이터특성상웨이퍼테스트공정과패키지테스트공정사이에진행되는조립공정에서칩의불량을유발하는다양한오염변수들이유입될수있다. 따라서양품칩에대한예측정확성에비해불량칩에대한예측정확성이매우낮은경향을보인다. 기하평균은양품칩과불량칩각각에대한예측정확도를동등하게고려하는방법으로본연구의성능측정에가장적합한지표라고판단한다. <Table 2> 에서기존의방법론과제안된방법론의예측결과를확인할수있다. 실험결과제안된방법론이기존의방법론보다정확도는약 5.26% 하락하였으나기하평균이 0.31 에서 0.57 로약 84% 만큼크게증가한것을확인할수있다. 기존의방법론은양품칩의예측률은높지만불량칩의대부분을양품칩으로분류하기때문에불량칩에대한예측률이매우낮은경향이있다. 본연구에서제안된방법은불량칩의분류성능을향상시키기때문에불량칩과양품칩의예측률이고루향상되어기하평균이크게증가한것을확인할수있다. 칩별로 fail bit pattern 에따라패키지테스트결과에어떤영향을미치는지분석하고자 K-means clustering 을이용하여군집화를수행하였다. 본연구에서는휴리스틱기법 (Heuristic Method) 을이용하여총 6 개의평균을중심으로이용하였다. <Table 3> 는트레이닝셋을이용하여군집화하였을때각군집에해당하는양품칩과불량칩의개수및각군집별불량칩의비율을나타낸다. <Table 4> 는트레이닝셋을이용하여생성한군집에테스트셋을이용하여유사군집으로예측한결과이다. 군집화결과군집 5 에해당하는 fail bit pattern 은패키지테스트 Table 3. Clustering Result of Training Set Total Pass chip Fail chip Fail Rate (%) Cluster Cluster Cluster Cluster Cluster Cluster

7 반도체공정에서의 Wafer Map Image 분석방법론 273 에서약 95% 로불량이발생하는것을확인할수있다. 또한군집 4 에해당하는 fail bit pattern 의경우에는상대적으로다른군집보다불량률인 Fail Rate 가낮은것을확인할수있다. Table 4. Clustering Result of Test Set Total Pass chip Fail chip Fail Rate (%) Cluster Cluster Cluster Cluster Cluster Cluster Fail Rate 이가장높은군집 5 에해당하는칩들은 <Figure 9> 와같이칩의왼쪽영역과가운데영역에일렬로 fail bit 이발생하는특이패턴을형성한다. 따라서웨이퍼테스트결과 <Figure 9> 와같은 fail bit pattern 이발생할경우패키지테스트결과불량칩이발생할확률이매우높음을알수있다. 과제안된방법을이용했을때기존의방법보다불량칩의예측성능이향상되었으며, fail bit pattern 의군집화를통해패키지테스트결과와상관성이높은특정 fail bit pattern 을확인하였다. 이러한특정 fail bit pattern 을보이는칩들은패키지테스트결과에서도불량칩으로확인될가능성이매우높기때문에사전에적절한조치를취하거나조립공정이진행되기전에폐기함으로써제조시간과비용을감축시킴으로써회사의이익을향상시킬것으로예상된다. 기존에웨이퍼레벨에서의웨이퍼맵이미지분석과관련된연구에서는반도체공정에서발생할수있는수십개의결함패턴을정의하고분류하였다. 그결과불량웨이퍼탐지정확성이향상됨을확인하였으며정의된웨이퍼결함패턴을실제현업에서수율예측에활용하고있다. 본연구에서는칩레벨에서 fail bit 이일렬로발생하는특이패턴을발견하였으나실제반도체공정에서생산되는칩에서는보다많은종류의 fail bit pattern 이존재할것으로예상된다. 따라서본연구의방법론을현업에적용하기위해서는더많은양의웨이퍼맵데이터를분석하여다양한종류의 fail bit pattern 을정의할필요가있다. 또한정의된칩의 fail bit pattern 으로정확히분류하고불량칩의예측성능을향상시키기위한방법론에관한연구가추후진행될예정이다. 이외에도본연구의접근방법에는모든칩의 fail bit 정보를분석하여특질을추출하는과정에서상당한연산시간이소요된다는단점이있다. 따라서칩의 fail bit pattern 의정보를최대한으로반영하며빠른연산이가능한효율적인특질추출기법에대한추가적인연구가필요할것이다. 참고문헌 4. 결론 Figure 9. Fail bit pattern of Cluster 5 본연구에서는웨이퍼테스트단계에서수집된웨이퍼맵이미지데이터를분석하여패키지테스트결과를예측하는방법론을제안한다. 웨이퍼레벨에서웨이퍼맵이미지에대한연구는활발하게진행되어왔으나칩레벨에서의접근방법은요약된형태의데이터를이용하기때문에예측성능향상에한계가있다. 따라서본연구에서는칩레벨의웨이퍼이미지를분석하여보다설명력있는 fail bit 의패턴정보를특질로추출하고칩의패키지테스트결과예측에적용하였다. 그결 An, D., Ko, H-H., Baek, J., and Kim, S.-S. (2009), A Final Test Yields Prediction Methodology in the Semiconductor Manufacturing Process Using Stepwise Support Vector Machine, Journal of the Korean Institute of Industrial Engineers, 1-8. An, D., Ko, H.-H., Kim, J., Baek, J., and Kim, S.-S. (2009), A Yields Prediction in the Semiconductor Manufacturing Process Using Stepwise Support Vector Machine, IE interfaces, 22(3), Anon, Kim, T. S. and Bae, G. J. (1995), Research of TEST Trend for High density memory product, The Institute of Electronics Engineers of Korea. Baddeley, A. (2008), Analysing spatial point patterns in R, Technical report, CSIRO, 2010, Version 4. Cleveland, W. S. (1979), Robust locally weighted regression and smoothing scatterplots, Journal of the American statistical association, 74(368), Hsu, S. C. and Chien, C. F. (2007), Hybrid data mining approach for pattern extraction from wafer bin map to improve yield in semiconductor manufacturing, International Journal of Production Economics, 107(1), Hwang, S. H., Kim, J. H., Yoo, C., Jung, S. W., and Lee, J. H. (2010), Characteristics of Inter-monthly Climatic Change Appeared in Long-term Seoul Rainfall, Journal of the Korean Society of Civil Engineers, 30(1), 1-11.

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