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동연 영
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주간기술동향 2020. 9. 9. 기획시리즈 chapter 1 인공지능모듈용 2.

1 주간기술동향 기획시리즈 chapter 1 인공지능모듈용 2.5D/3D 집적기술개발동향 * 최광성 주지호 최광문 문석환 윤호경 엄용성 한국전자통신연구원책임연구원한국전자통신연구원선임연구원한국전자통신연구원연구원한국전자통신연구원책임연구원한국전자통신연구원책임연구원한국전자통신연구원책임연구원 GPU(Graphic Processing Unit) 와 FPGA(Field-Programmable Gate Array) 로대표되는인공지능모듈의핵심부품은최근인공지능이주목받음에따라날로그응용분야를확장해가고있다. 이와같은시장확대는 2.5D/3D 집적기술로표현되는첨단반도체패키징기술이접목되지않고서는불가능하다고할수있다. 이때문에대만의 TSMC, 미국의인텔사는관련기술을자체개발로드맵에따라중점적으로개발하고있다. 이는반도체패키징이더는반도체후공정이아닌전공정의일부로나아가새로운부가가치를창출하는핵심차별화기술임을 TSMC와인텔사가인식했기때문에가능한것이다. 이러한점은우리나라의시스템반도체산업육성에있어 2.5D/3D 집적기술개발에도정책적인중점을두어야함을시사한다고할수있다. 본고에서는 2.5D/3D 집적기술개발동향을소개하며향후개발해야할첨단패키징기술을논의하고자한다. I. 서론 IBS 에의하면 28nm 평면디바이스의 IC 설계비용은약 5,000 만달러에서 7 nm일경우 * 본내용은최광성책임연구원 ( , kschoi@etri.re.kr) 에게문의하시기바랍니다. ** 본내용은필자의주관적인의견이며 IITP 의공식적인입장이아님을밝힙니다. 2

2 기획시리즈 - 디바이스 약 3억달러로급격하게증가하며 5nm에서는약 5.4억달러에달한다고한다 [1]. 3nm에서는그비용이 5억달러에서 15억달러에이른다고한다. 15억달러규모의비용은인공지능모듈과밀접한관련이있는 Nvidia사의 GPU와관련이있으며, 천문학적인비용으로인해이를제조할수있는곳은전세계에서우리나라의삼성전자, 대만의 TSMC, 미국의인텔사밖에없는것으로인식된다. 최첨단장비를보유하고최상의환경을구축하고있는파운드리회사들이지만이들에게도수율을단기간에올리고유지하기는쉽지않은일이다. 이것을가능하게하는, 검증된기술이있으니바로 2.5D 집적기술이다. [ 그림 1] 과같이 2.5D 집적기술은 TSV(Through Silicon Via, 실리콘관통홀 ) 를가진실리콘인터포저에디바이스를플립칩본딩하여집적도를높이는기술이다. 쉽게말해실리콘인터포저가적용된패키징기술을 2.5D 집적기술이라고한다. 이에반해 3D 집적기술은디바이스자체에 TSV를형성하여이를삼차원으로집적한기술이다. 삼성전자, SK하이닉스가이기술을적용하여 HBM(High Bandwidth Memory) 을양산하고있고 HBM은인공지능모듈에있어서필수적인핵심부품으로자리잡고있다. 2.5D 집적기술과최첨단반도체공정수율의연관성은 2012년 TSMC가 Xilinx사의 FPGA를 2.5D 집적기술을이용하여양산함으로써증명하였다. 당시에 FPGA는 28nm 기술로제조되었다. 문제는수율이었고, 수율을떨어뜨리는가장큰원인은너무큰칩크기였다. 이를해결하는방법은칩을분리하는기술이었다. 즉, 하나의칩을네조각으로 Die#4 Die#3 TSV Die#2 Die#1 underfill Device layer Package substrate Package Bumps Main PCB (a) 2.5D (b) 3D < 자료 > 한국전자통신연구원자체작성 [ 그림 1] 2.5D 및 3D 집적기술 정보통신기획평가원 3

주간기술동향 2020. 9. 9. 분리하는것이다. 분리된칩들이하나의칩으로동작하기위해서는실리콘인터포저라는새로운부품이필요했다. 이는분리된개별칩들의기판과의접합을위한범프수가약 5만개, 피치는약 45μm였고, 이들범프를연결하기위한배선의최소폭이 0.5μm로매우얇았기때문이다. 그때도그렇지만지금도패키지기판으로활용되는인쇄회로기판을여기에적용할수는없다.

3 주간기술동향 분리하는것이다. 분리된칩들이하나의칩으로동작하기위해서는실리콘인터포저라는새로운부품이필요했다. 이는분리된개별칩들의기판과의접합을위한범프수가약 5만개, 피치는약 45μm였고, 이들범프를연결하기위한배선의최소폭이 0.5μm로매우얇았기때문이다. 그때도그렇지만지금도패키지기판으로활용되는인쇄회로기판을여기에적용할수는없다. 이문제를해결하기위해팹공정에서제작되어미세화가가능했으나당시에는상용화가힘들다고여겨졌던 TSV 실리콘인터포저가도입되었다 [2]. 실리콘인터포저의크기는 25 31mm2였고전체패키지의크기는 35 35mm2였다. 양산초기에는수율이매우낮아고전했으나 TSMC가장기적인안목으로전략적이고집중적인지원을통해상용기술을확보하였고, 그결과 TSMC가독보적으로확보한이기술은삼성전자와의시스템반도체파운드리경쟁에서우위를점하는중요한기술적요인이되었다. 2.5D 집적기술에서채용된실리콘인터포저는고밀도의범프를갖는높은성능의칩을기판과물리적으로연결할수있는현실적인방법을제시하였고이로인해칩크기가커서발생하는낮은수율문제에대한실질적인해결책을제시하였다. 이러한기술적인전환은반도체공정노드가미세해질수록발생하는비용문제에대해서도실질적인해법을지금도제시한다. 즉, chiplet이라고하는단위 IP block을다양한반도체공정노드에서제조 < 자료 > 한국전자통신연구원자체작성 [ 그림 2] 인공지능모듈개념도 4

4 기획시리즈 - 디바이스 하여이를실리콘인터포저에집적시킴으로써전체적인비용을절감하는, 최근에주목받고있는 chiplet integration 기술이대표적인사례이다 [3]. [ 그림 2] 는 Nvidia, AMD, Google 등이개발하는인공지능모듈의개념도이다. 인공지능모듈은프로세서와삼차원메모리즉, HBM으로구성되어있다. 앞서언급된고성능칩의분리기술이여전히적용되고있고 HBM도핵심부품으로실리콘인터포저에집적되고있다. 초기에 3D 집적기술로가기위한징검다리로생각되었던 2.5D 집적기술은이처럼핵심기술로주목받고있고모듈의크기도최대 mm2로커질것으로예측됨에따라풀어야할기술적인문제들이산적해있다. 본고에서는인공지능모듈용 2.5D/3D 집적기술의기술개발동향과핵심기술을살펴보고, 시스템반도체산업육성에나서고있는우리나라의보유기술수준을비교하며이분야에있어서소재, 부품, 장비를망라하는, 중장기적인정책적인접근이필요함을설명하고자한다. II. 2.5D/3D 집적기술개발동향 인텔은 2019년부터 Foveros라고하는첨단패키징기술로프로세서를개발할것이라고발표하였고 2020년 6월 Lakefield라고하는하이브리드 CPU를 Foveros 기술로개발하였다고홍보하고있다 [4],[5]. 이기술덕분에인텔은종래의단일칩을사용하는것보다성능이 12% 향상되고대기전력을 92% 절약할수있으며전체적으로 24% 전력효율을증가시킬수있었다고한다. Foveros는삼차원패키징공정으로 [ 그림 3] 에개략적으로핵심공정이나와있다. 로직웨이퍼를완성한다음 TSV를형성한다. 그후다양한반도체공정노드에서나온디바이스를 chip-to-wafer(c2w) 공정으로접합한이후웨이퍼레벨몰딩공정을하고그라인딩공정을통해접합된칩들의상면을노출시킨다. 칩상면노출공정은방열문제를해결하는데필요하다. 다음으로로직웨이퍼아랫면을그라인딩및폴리싱하여 TSV를드러내고후면배선공정과솔더범프를형성한다. 마지막으로웨이퍼를개별칩으로분리한다음 HBM 등이있는기판에집적하여앞서언급한 Lakefield 하이브리드 CPU를완성한다. 정보통신기획평가원 5

5 주간기술동향 (a) (b) (c) (d) (e) (f) < 자료 > 한국전자통신연구원자체작성 [ 그림 3] 인텔의 Foveros 공정개략도 이러한공정은기존패키징공정과비교할때몇가지차별화된특징을보여준다. 첫번째로, 패키징기술과팹공정의혼합이다. 종래에는팹공정과패키징공정을명확하게구분할수있었다. 그래서통상팹공정을전공정, 패키징공정을후공정으로각각명명하였다. 그러나 Foveros에서는 TSV 형성공정, 접합공정, 몰딩공정이혼합되어팹공정과패키징공정구분이무의미해졌다. 두번째로, 기판으로값비싼로직웨이퍼가적용되었다는점이다. 세번째로, 모든공정이웨이퍼단위에서진행된다는점이다. 이러한웨이퍼레벨의첨단패키징공정은많은시도가있었으나한공정에서라도불량이발생하면다량으로발생할우려가크고값비싼디바이스를버리는손실이너무크다고하는고정관념으로인해우리나라에서는적용하기어려운분위기가팽배해있었고지금도그러한분위기가우세하다. 여전히반도체공정을전공정, 후공정으로나누고대부분의부가가치는전공정에서나오는바후공정은수율을올리는것만이지고의선이라고하는고정관념은이와같은디바이스를기판으로하고 TSV를적용하는혁신적인웨이퍼레벨공정을우리나라에서구현하는데가장큰걸림돌이다. 이러한걸림돌을제거하지않고서는우리나라에서 2.5D/3D 집적기술과연관된혁신적인기술이나오기가어렵다고필자는생각한다. 시스템반도체를위한이러한혁신적인 2.5D 집적기술은사실대만의 TSMC로부터시작되었다. 바로 CoWoS(Chip-on-Wafer-on-Substrate) 기술이다. CoWoS의개념은인텔의 Foveros와거의유사하다. 단, 로직과같은디바이스를기판으로사용하는것 6

6 기획시리즈 - 디바이스 이아니라앞서설명한 TSV 실리콘인터포저를기판으로사용한다. 그외 C2W 본딩, 웨이퍼레벨몰딩, 실리콘그라인딩및폴리싱을통한 TSV 노출등의공정은 CoWoS에서이미선보인기술이다. 지금도그렇지만당시에 TSV 실리콘인터포저제조시가장어려운공정중하나는직경 300mm, 두께약 100μm의 TSV 실리콘인터포저를공정중에혹은공정간이동중에취급하는것이다. 이경우에쉽게깨지기때문이다. 이문제를해결하기위해전세계의내로라하는소재및공정회사들이다양한기술을제안하였다. TSMC는취급하고자하는 TSV 실리콘인터포저의두께를두껍게하는혁신을통해그것도패키징공정중에하나의공정인본딩기술과몰딩기술을적용하여해결하였다. 즉, 앞서언급한 C2W 본딩공정과웨이퍼레벨몰딩공정을이용하여취급하고자하는대상의두께를두껍게하는아이디어이다. 이러한아이디어는앞서언급한웨이퍼레벨불량이발생할경우의손실에대한공포를극복했기때문에구현될수있었다. 적절한장비와투자가제때에이루어지면이문제가해결되는것임을 TSMC는증명한것이다. 인텔사의 Foveros 기술은 TSMC의 CoWoS 기술의성공을보고벤치마킹한것이라고할수있다. TSMC는 2012년이기술을이용하여앞서언급한 FPGA를양산하였고지속적인기술개발로노광장비의레티클크기보다큰실리콘인터포저를개발하였고현재는 5nm CoWoS 기술을개발하고있다 [6]. 우리나라시스템반도체산업이대만의 TSMC와미국의인텔을극복하려면기존의패키징기술에대한관점을부정하는파괴적인혁신으로, 패키징기술을반도체전공정이후의후공정이아닌새로운부가가치창출과시장의요구를만족시키는혁신기술의주체로관점을바꾸어야한다. 2.5D/3D 집적기술은삼성전기, Shinko와같은기판회사들에는큰도전이다. 이는부가가치가큰첨단기판제품을실리콘인터포저에게양보해야하는상황이전개되고있기때문이다. 이에대응하기위해삼성전기와 Shinko 등은각각 2.1D와 2.3D 유기인터포저를개발하고있다 [7],[8]. 이를위한공정을살펴보면 Chemical Mechanical Polishing(CMP), 박막형성공정, bonding/de-bonding 공정등팹공정에서나볼수있었던공정들이투입되고있음을알수있다. 이러한공정들이필요한이유는앞서언급되었던높은사양의디바이스를집적하기위해서는기판상선폭과간격이각각 2μm이하를유지해야하고범프피치 40μm정도를대응할수있어야하기때문이다. 높은사양을요구하는유기인터포저는기판업체매출규모를생각할때어려운결단을요구하고있 정보통신기획평가원 7

7 주간기술동향 < 자료 > Woong-Sun Lee, Dae-Woong Lee, Ho-Young Son, Jin-Su Lee, Min-Suk Suh, Nick Kim, and Kwang-Yoo Byun, A Study on the Effectiveness of Underfill in the High Bandwidth Memory with TSV, International Symposium on Microelectronics: FALL 2013, Vol.2013(1) pp [ 그림 4] HBM 제작공정도 다. 이러한유기인터포저의가장큰장점은실리콘인터포저와같이크기에제약을받지않는다는점이다. 이러한점은인텔과같이매우큰디바이스를생산하는파운드리에게는좋은소식이다. 그렇지만앞서언급했듯이 chiplet 집적기술과삼차원집적기술이큰인터포저수요에대한대안기술이될수있으므로결정하기가쉽지않아보인다. [ 그림 4] 는삼성전자와 SK하이닉스가생산하는인공지능모듈의핵심부품인삼차원적층메모리즉 HBM의제작공정도이다 [9]. 메모리소자를먼저만든후 TSV를형성한뒤 BEOL(Back End Of Line) 과재배선그리고범프를제작한다. 그후캐리어웨이퍼에임시접합을한다음 TSV를드러내고후면재배선과범프를제작한다. 이웨이퍼를캐리어웨이퍼에서분리한다음마스터메모리에적층공정을실시한다. 앞서언급한인텔의 Foveros 혹은 TSMC의 CoWos와다른점은마스터메모리가 TSV가완성된반제품이라는사실이다. 마스터메모리의두께가약 50μm밖에되지않기때문에이역시캐리어웨이퍼에임시접합되어있다. 핵심기술중하나인임시웨이퍼용접착제와접합장비는대부분일본에의존하고있다. 이뿐만아니라재배선에사용되는감광성폴리이미드, 재배선및솔더범프도금액, 삼차원적층용접작소재, 웨이퍼레벨몰딩소재모두가외국업체특히일본소재업체제품에의존하고있다. HBM 제작공정도를살펴보면전통적인전공정과후공정으로제조공정이나뉘어짐을볼수있다. 8

안타깝게도대부분의소재는특히일본을비롯한해외에의존하고있고 TBDB(Temporary Bonding DeBonding) 와같은핵심소재및장비역시그러한실정이다.

Foveros, CoWoS, chiplet 집적기술사례에서보듯이더는팹에서인공지능에필요한모든기술을책임질수없는시대가오고있기때문이다.

C2W 접합기술 [ 그림 2, 3, 4] 에서빠지지않는기술이 C2W 기술이다, 디바이스에따라범프피치도다양하다.

8 기획시리즈 - 디바이스 III. 2.5D/3D 핵심요소기술 2.5D/3D 집적기술을개발하기위해서는다양한요소기술을개발해야하며대부분, 소재, 부품, 장비기술이연동되어있다. 안타깝게도대부분의소재는특히일본을비롯한해외에의존하고있고 TBDB(Temporary Bonding DeBonding) 와같은핵심소재및장비역시그러한실정이다. 인공지능시대가다가옴에따라 2.5D/3D 관련핵심기술을국산화하고장기적인관점에서개발하는것이매우중요하다고할수있다. Foveros, CoWoS, chiplet 집적기술사례에서보듯이더는팹에서인공지능에필요한모든기술을책임질수없는시대가오고있기때문이다. 본절에서는다양한핵심요소기술중 C2W 접합, 방열, 휨제어기술에대해구체적으로서술한다. 1. C2W 접합기술 [ 그림 2, 3, 4] 에서빠지지않는기술이 C2W 기술이다, 디바이스에따라범프피치도다양하다. 인텔은최소피치를 36μm로예상하고 HBM2의경우 40μm가최소피치이다. 일반적으로범프피치가작을수록전기적인기생성분이줄어들기때문에높은사양의다비이스일수록피치가줄어들것으로생각된다. 다양한디바이스가적용될예정이므로범프피치또한다양할것으로예상된다. 범프의구조는 [ 그림 5] 와같다. Cu 기둥 (pillar) 을전해도금공정으로형성한이후신뢰성을위해 Ni층과마지막으로솔더를전해도금하여완성한다. HBM2에서범프의 < 자료 > 한국전자통신연구원자체작성 [ 그림 5] 범프구조및범프배열 정보통신기획평가원 9

주간기술동향 2020. 9. 9. 개수는약 3만개정도였고버전이상향되면범프수가 10만개에서최대 20만개까지이를것으로예상된다. 300mm웨이퍼에서범프높이를균일하게유지하는것이중요하며신뢰성시험에서솔더가 Ni 혹은 Sn과금속간화합물을형성하면서생성하는미세공극 (micro void) 및균열 (micro crack) 을제어하는기술개발이여전히필요하다.

이는공정중에연기 (fume) 가발생할뿐만아니라사용중전극의부식유발및언더필의공극 (void) 발생우려가크기때문이다. Non Conductive Paste(NCP) 혹은 NCF(Non Conductive Film) 가유력한접합소재이다.

9 주간기술동향 개수는약 3만개정도였고버전이상향되면범프수가 10만개에서최대 20만개까지이를것으로예상된다. 300mm웨이퍼에서범프높이를균일하게유지하는것이중요하며신뢰성시험에서솔더가 Ni 혹은 Sn과금속간화합물을형성하면서생성하는미세공극 (micro void) 및균열 (micro crack) 을제어하는기술개발이여전히필요하다. 이러한기술개발을위해서는도금액등을국산화하는것이필수적이지만대부분일본소재기업의도금액에의존하고있다. 최근 AR 응용을위한마이크로 LED에서범프피치 10μm미만, 범프수수십만개를형성하는기술을개발하고있고앞서기술된, 동일한기술적인이슈가존재한다 [10]. C2W 공정용접합소재는기존의플럭스를적용하기어려울것으로판단된다. 이는공정중에연기 (fume) 가발생할뿐만아니라사용중전극의부식유발및언더필의공극 (void) 발생우려가크기때문이다. Non Conductive Paste(NCP) 혹은 NCF(Non Conductive Film) 가유력한접합소재이다. 몇몇국내소재기업에서이들소재의국산화를위해기술개발에박차를가하고있으나상용화에는이르지못하고있고이에따라이들소재역시일본을비롯한해외소재업체에대부분의존하고있다. 종래에는디바이스를리플로우공정을통해기판에한꺼번에접합하는공정을사용하였으나범프피치가너무미세하여이러한공정을적용할수없다. 이에대한대안으로열압착및 Laser-Assisted Bonding(LAB) 기술이개발되고있다. [ 그림 6 (a)] 의열압착공정은세라믹히터의열을이용하여접합하는공정이다. [ 그림 6 (b)] 의 LAB 공정은레이저흡수가매우적은 Quartz를이용하여압력을가하고레이저를통해디바이스의온도를올려서접합부의온도를적정온도로승온시키는원리를이용한다 [11]. 열압착공정은 (a) 열압착접합공정 (b) Laser-Assisted Bonding 접합공정 < 자료 > 한국전자통신연구원자체작성 [ 그림 6] 열압착공정과 Laser-Assisted Bonding 접합공정 10

10 기획시리즈 - 디바이스 세라믹히터온도를짧은시간에균일하게올리고내리는기술이핵심으로일본에핵심기술이종속되어있다. 이시간때문에공정시간을줄여생산성을높이는데한계가있다. 이에반해 LAB는레이저조사시간을 5초이내로심지어 1초이하로줄일수있어생산성향상에유리하고레이저파워를조정하여짧은시간에접합부의온도를원하는만큼상승시킬수있고별도의냉각이필요하지않다는장점이있다. 여기에디바이스자체를열원으로만들기때문에접합후휨현상이열압착공정에비해덜하고무엇보다고온에서유지시간이매우짧아앞서언급한솔더가 Ni 혹은 Sn과반응하여생성하는금속간화합물의두께가얇아서미세공극혹은균열이작아궁극적으로신뢰성향상에유리하다. LAB의핵심부품인레이저원은일본, 유럽, 미국등지에서양산되는제품이적용되고있다. 열압착및 LAB 공정에적합한접합소재는여전히개발되고있으며앞서언급하였듯이대부분일본소개기업제품에의존하고있다. 2. 방열기술 2.5D/3D 집적기술에있어가장큰문제중하나는방열문제이다. 이는프로세서자체에서도열이발생할뿐만아니라삼차원으로집적된메모리에서도열이발생하기때문이다. 이러한문제를예견하고 IBM과 3M은 2011년에방열효과가높은접착소재개발을발표하였다 [12]. 이를통해 100개의프로세서를적층할수있다고호언장담하였다. 그러나이프로젝트는많은이들의기대와는반대로실패했다. 2.5D 집적기술을개발하기전에프로세서에메모리를얹는 3D 집적기술이먼저제안되고개발되었다. 그러나프로세서에서발생하는열로인해메모리의성능이제한되면서, 즉방열이효과적으로제어되지않아이와같은 3D 집적기술의구현은지연되었다. 삼성전자와 SK하이닉스가생산하고있는 HBM에서도동일한문제가발생하고있다. 방열문제가해결되지않아삼차원적층층수가제한되고있다. [ 그림 2] 의인공지능모듈에서열이빠져나가는경로를살펴보면 1 실리콘인터포저를통해기판으로빠져나가는경로, 2 HBM과프로세서의노출된상면에 Thermal Interface Material(TIM) 을적용하여방열판과연결되는경로, 3 봉지재를통해대기로빠져나가는경로가있다. 이중가장효과가큰것은실리콘인터포저를통한경로로, 열전달이전도기구를통해서이루어지기때문이다. 실리콘의열전도도는높으므로이경로에서 정보통신기획평가원 11

주간기술동향 2020. 9. 9. 문제가되는것은바로 HBM을이루는메모리사이의접합소재및 HBM과실리콘인터포저, 프로세서와실리콘인터포저사이의접합소재의낮은열전도도이다. 바로이소재의열전도도를높이고자 IBM과 3M이 10여년전에힘을합쳤던것이다. 접합소재의열전도도를높이는것이기술적으로쉽지않다. 이는다양한기능을하나의소재로만족시켜야하기때문이다.

11 주간기술동향 문제가되는것은바로 HBM을이루는메모리사이의접합소재및 HBM과실리콘인터포저, 프로세서와실리콘인터포저사이의접합소재의낮은열전도도이다. 바로이소재의열전도도를높이고자 IBM과 3M이 10여년전에힘을합쳤던것이다. 접합소재의열전도도를높이는것이기술적으로쉽지않다. 이는다양한기능을하나의소재로만족시켜야하기때문이다. [ 그림 7] 과같이접합소재는 [ 그림 5] 의 Cu pillar/ 솔더전극물질, 특히솔더의산화막을효과적으로제거해야한다. 이는산화막이금속간의반응을방해하기때문이다. 동시에온도에따른적절한유동특성과필러가고르게분산되어야하며접합중에필러가솔더와아래웨이퍼상전극사이에끼지않아야한다. 접합공정은곧열공정인데이과정중휨이발생하지않아야하며공정중에항상일정한부피를유지해야한다. 여기에신뢰성을만족시키는기계적특성과열팽창계수를가져야한다. 이러한모든특성을만족시키면서동시에열전도도를높여야한다. 접합소재의기본소재인에폭시의열전도도가낮으므로높은열전도도를가진필러를분산시켜도접합소재의열전도도가쉽게올라가지않는다. 이러한까다로운조건으로인해소재강국인일본에서조차상기조건을동시에만족시키는소재개발에어려움을겪고있을정도이다. 더욱이, 삼성전자와 SK하이닉스모두아직까지접합소재를일본소재기업에의존하고있어서이기술을국산화하는것은더욱요원해보인다. 궁극적으로방열특성을만족시키는방법은열전도도가낮은, 폴리머기반인접합소재를제거하고금속및산화막접합을이용하는하이브리드접합으로생각된다. 이공정은웨이퍼레벨접합에유리한것으로생각되고있으며이를위해서는 Known Good Die 이슈, 즉웨이퍼의수율문제를반드시해결해야하므로상용화에는상당한시간이소요될것으로예상된다. < 자료 > 한국전자통신연구원자체작성 [ 그림 7] 접합소재의필요특성 12

12 기획시리즈 - 디바이스 3. 휨제어기술 [ 그림 3] 의 Foveros 공정도중 (d) 를보면검은색으로표현된봉지재가아래에있는실리콘웨이퍼에붙어있는것을볼수있다. 봉지재의열팽창계수는제품에따라 / ~ / 범위에있으나실리콘의열팽창계수는약 / 정도이다. 봉지재로웨이퍼레벨몰딩하는온도가보통 150 이상이어서몰딩공정이후에냉각되는동안열팽창계수차이로인해웨이퍼의휨 (warpage) 현상이발생한다. 웨이퍼의휨현상이심할경우다음공정을진행하지못할정도가되므로이를해결하는것이매우중요하다. 이와같은문제는인공지능모듈제작공정뿐만아니라최신패키징공정중하나인 fan-out 패키징공정중에서도동일하게발생한다. 즉, 유기소재가실리콘웨이퍼와같은열팽창계수가현저하게차이나는물체와넓은면적에맞닿을때발생하는고질적인문제다. 이를해결하기위해서다양한기술적인방법이동원된다. 예를들어, 1 휨이발생하면기계적으로휨을줄이는공정을추가적으로도입, 2 캐리어웨이퍼에몰딩된웨이퍼를붙여휨을일정한범위안에서관리하여후속공정을진행하고적절한단계에서캐리어웨이퍼에서분리, 3 저온에서공정할수있는저온소재로대체하는등의방법이그것이다. 열팽창계수차이에의한휨현상을근본적으로제어하려면냉각시간동안열팽창계수로인해초래되는부피수축뿐만아니라봉지재소재내부에발생하는화학반응으로인한수축을제어할수있는기술을확보해야한다. 즉, 화학반응에의한수축문제만해결해도상당부분휨문제를해결할수있을것으로기대된다. 이부분에서도웨이퍼레벨몰딩용봉지재로일본소재기업의제품만이적용되고있어서이러한근본적인문제를해결하기위한연구가매우어렵다는점을간과할수없다. 이와같은휨현상은웨이퍼단계에서만문제가되는것이아니다. 완성된모듈을기판에접합할때도동일한문제가발생한다. 게다가인공지능모듈의크기가앞서언급한대로 mm2로커지면휨문제로인해심각한문제가발생할것으로예상된다. 이를해결하기위해기판과의접합공정의최대온도를기존의 240~260 에서 180 정도로낮출수있는저온접합소재에관한연구가진행되거나일부에서는이미생산에적용되고있다. 정보통신기획평가원 13

13 주간기술동향 IV. 결론 2.5D/3D 모듈은반도체패키징의최첨단기술로인공지능모듈에이미적용되고있을뿐만아니라차세대반도체공정노드의천문학적인비용을절감시킬수있는핵심기술이다. TSMC 및인텔사가주목하고있고이들회사는자체개발로드맵에따라관련기술을지속적으로발전시키고있다. 2.5D/3D 집적기술에서는종래의전공정, 후공정으로반도체공정을재단하는것은무의미하고팹공정과패키징공정이어우러져시장이요구하는성능을구현하고있는점이특징이다. 시스템반도체를육성하고자하는우리나라가대만과미국과의경쟁에서승리하려면이부분에대한지속적이고안정적인정책적지원이필수적이라고할수있다. 한가지사례를들면, 현재삼성전자와 SK하이닉스가 3D 집적기술을이용하여양산하고있는 HBM도대부분의소재를일본기업에전적으로의존하고있다. 이러한사실은 2.5D/3D 핵심요소기술로언급한 Chip-to-wafer 접합, 방열, 휨제어기술을구성하는대부분의소재가모두일본기업에의존하고있는데서도여실히드러난다. 팹소재의경우단일소재시장규모가워낙커서쉽게주목을받지만, 패키징소재의경우소재종류도워낙다양할뿐만아니라하나의소재를국산화하기위해서는장기간의개발시간과인력이필요하므로단일기업이나연구소가이들소재를개발하기는쉽지않다. 동시에최첨단소재를개발하기위해서는공정과함께유기적으로개발되어야하므로첨단장비와연계도필수적이다. 이러한환경을감안하면첨단패키징소재국산화는개별기업이아닌정부가정책적으로산 학 연의기술을산업기술로꽃피울수있도록중장기적지원을아끼지않는것이필수적이라하겠다. [ 참고문헌 ] [1] Semiconductor Engineering, Big Trouble At 3nm, [2] Technology Blog, Project Consulting, Market Analysis, Xilinx Uses TSV+MLM Interposers for 28nm FPGA, [3] Semiconductor Engineering, Chiplets [4] ARS Technica, Intel Introduces Foveros: 3D Die Stacking for More Than just Memory, [5] Forbes, Intel announces First 10nm Hybrid Processors With Foveros 3D Chip Stacking Tech.,

14 기획시리즈 - 디바이스 [6] TSMC, CoWoSr(Chip-on-Wafer-on-Substrate) Services [7] Christian Romero, Jeongho Lee, Kyungseob Oh, Kyoungmoo Harr, and Youngdo Kweon, A Small Feature-Sized Organic interposer for 2.1D Packaging Solutions. International Symposium on Microelectronics: Vol. 2014(1) 2014 pp [8] Shota Miki, Hiroshi Taneda, Naoki Kobayashi, Kiyoshi Oi, Koji Nagai, Toshinori Koyama, Development of 2.3D High Density Organic Package using Low Temperature Bonding Process with Sn-Bi Solder, Electronic Components and Technology Conferece (ECTC) 2019 pp [9] Woong-Sun Lee, Dae-Woong Lee, Ho-Young Son, Jin-Su Lee, Min-Suk Suh, Nick Kim, and Kwang-Yoo Byun, A Study on the Effectiveness of Underfill in the High Bandwidth Memory with TSV, International Symposium on Microelectronics: Vol.2013(1) 2014 pp [10] D. Taneja, M. Volpert, G. Lasfargues, T. Catelain, D. Henry and F. Hodaj, Understanding the Behavior of SnAg Bumps at 10μm Pitch and Below for Imaging and Microdisplay Application, Electronic Components and Technology Conference(ECTC) 2016 pp [11]Wagno Alves Braganca Junior, Yong-Sung Eom, Keon-Soo Jang, Seok Hwan Moon, Hyun-Cheol Bae, Kwang-Seong Choi, Collective laser-assisted bonding process for 3D TSV integration with NCP, ETRI J. Vol.41(3) 2019 pp [12] IBM, 3M and IBM to Develop New Types of Adhesives to Create 3D Semiconductors, 정보통신기획평가원 15

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DBPIA-NURIMEDIA 특집 : 3D 마이크로시스템패키징및장비 Warpage Study of Ultra Thin Package Used in Mobile Devices Cha-Gyu Song, Kyoung-Ho Kim and Sung-Hoon Choa 1. 서론 모바일제품에사용되는패키지는더작고 얇은동 시에고성능 다기능을요구하고있다 특히패키지두 께의감소가지속적으로요구되기때문에패키지의각