(72) 발명자 메츠, 매튜 미국 오레곤주힐스보로노스이스트 13 번애비뉴 3136 브라스크, 저스틴 미국 오레곤주포트랜드노스웨스트바이언래인 데이타, 수만 미국 오레곤주비버톤노스웨스트토킹스틱웨이 차우, 로버트 미국 9

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1 (51) Int. Cl. (19) 대한민국특허청 (KR) (12) 등록특허공보 (B1) H01L 21/336 ( ) H01L 21/8238 ( ) (21) 출원번호 (22) 출원일자 2007 년 01 월 22 일 심사청구일자 2007 년 01 월 22 일 번역문제출일자 2007 년 01 월 22 일 (65) 공개번호 (43) 공개일자 2007 년 02 월 16 일 (86) 국제출원번호 PCT/US2005/ 국제출원일자 2005 년 07 월 08 일 (87) 국제공개번호 WO 2006/ 국제공개일자 (30) 우선권주장 2006 년 02 월 23 일 10/896, 년 07 월 20 일미국 (US) (56) 선행기술조사문헌 KR A* * 는심사관에의하여인용된문헌 (45) 공고일자 2008년08월14일 (11) 등록번호 (24) 등록일자 2008년08월08일 (73) 특허권자 인텔코오퍼레이션 미합중국캘리포니아산타클라라미션칼리지블러바드 2200 (72) 발명자 도치, 마크 미국 오레곤주비버톤엔엠노워크플레이스 2922 카발리에로스, 잭 미국 오레곤주포트랜드노스웨스트벨코트 ( 뒷면에계속 ) (74) 대리인 백만기, 이중희, 주성민 전체청구항수 : 총 26 항 심사관 : 김주식 (54) 고유전상수 (HIGH-K) 게이트유전체및금속게이트전극을갖춘반도체장치 (57) 요약 알루미나이드 (aluminide) 를포함하는금속게이트전극및게이트유전체를포함하는반도체장치가설명된다. 대표도 - 도1i - 1 -

2 (72) 발명자 메츠, 매튜 미국 오레곤주힐스보로노스이스트 13 번애비뉴 3136 브라스크, 저스틴 미국 오레곤주포트랜드노스웨스트바이언래인 데이타, 수만 미국 오레곤주비버톤노스웨스트토킹스틱웨이 차우, 로버트 미국 오레곤주비버톤사우스웨스트 171 번애비뉴

3 특허청구의범위청구항 1 고유전상수 (high-k) 게이트유전체 ; 및상기게이트유전체상에형성된, M x Al y 인조성을갖고 M은전이금속인알루미나이드 (aluminide) 를포함하는금속게이트전극을포함하는반도체장치. 청구항 2 삭제청구항 3 제1항에있어서, 상기고유전상수게이트유전체는하프늄산화물 (hafnium oxide), 하프늄실리콘산화물 (hafnium silicon oxide), 란타늄산화물 (lanthanum oxide), 란타늄알루미늄산화물 (lanthanum aluminum oxide), 지르코늄산화물 (zirconium oxide), 지르코늄실리콘산화물 (zirconium silicon oxide), 티타늄산화물 (titanium oxide), 탄탈륨산화물 (tantalum oxide), 바륨스트론튬티타늄산화물 (barium strontium titanium oxide), 바륨티타늄산화물 (barium titanium oxide), 스트론튬티타늄산화물 (strontium titanium oxide), 이트륨산화물 (yttrium oxide), 알루미늄산화물 (aluminum oxide), 납스칸듐탄탈륨산화물 (lead scandium tantalum oxide), 및납아연니오베이트 (lead zinc niobate) 로구성되는군에서선택되는재료를포함하는반도체장치. 청구항 4 제1항에있어서, M은지르코늄 (zirconium), 텅스텐 (tungsten), 탄탈륨 (tantalum), 하프늄 (hafnium), 티타늄 (titanium) 으로구성되는군에서선택되는원소를포함하는반도체장치. 청구항 5 제1항에있어서, 상기금속게이트전극은 3.9eV와 4.3eV 사이의일함수 (workfunction) 를갖는반도체장치. 청구항 6 제1항에있어서, 상기금속게이트전극은 400 에서열적으로안정한반도체장치. 청구항 7 고유전상수게이트유전체 ; 및 M x Al y 인조성을갖고 M은전이금속인알루미나이드를포함하는 NMOS 금속게이트전극을포함하는반도체장치. 청구항 8 제7항에있어서, 상기고유전상수게이트유전체는하프늄산화물, 하프늄실리콘산화물, 란타늄산화물, 란타늄알루미늄산화물, 지르코늄산화물, 지르코늄실리콘산화물, 티타늄산화물, 탄탈륨산화물, 바륨스트론튬티타늄산화물, 바륨티타늄산화물, 스트론튬티타늄산화물, 이트륨산화물, 알루미늄산화물, 납스칸듐탄탈륨산화물, 및납아연니오베이트로구성되는군에서선택되는재료를포함하고, - 3 -

4 M은지르코늄, 텅스텐, 탄탈륨, 하프늄, 및티타늄으로구성되는군에서선택되는원소를포함하는반도체장치. 청구항 9 제7항에있어서, 상기 NMOS 금속게이트전극은 3.9eV와 4.3eV 사이의일함수를갖고, 400 에서열적으로안정한반도체장치. 청구항 10 제7항에있어서, 상기 NMOS 금속게이트전극은상기알루미나이드상에형성된충전 (fill) 금속을더포함하는반도체장치. 청구항 11 제10항에있어서, 상기충전금속은티타늄질화물 (titanium nitride), 텅스텐, 티타늄, 알루미늄, 탄탈륨, 탄탈륨질화물 (tantalum nitride), 코발트, 구리, 및니켈로구성되는군에서선택되는반도체장치. 청구항 12 고유전상수게이트유전체 ; M x Al y 인조성을갖고 M은전이금속인알루미나이드를포함하는 NMOS 금속게이트전극 ; 및알루미나이드를포함하지않는 PMOS 금속게이트전극을포함하는 CMOS 반도체장치. 청구항 13 제12항에있어서, 상기고유전상수게이트유전체는하프늄산화물, 지르코늄산화물및알루미늄산화물로구성되는군에서선택되는재료를포함하고 ; M은지르코늄, 텅스텐, 탄탈륨, 하프늄, 및티타늄으로구성되는군에서선택되는원소를포함하고 ; 및상기 PMOS 금속게이트전극은루테늄, 팔라듐, 백금, 코발트, 니켈및도전성금속산화물로구성되는군에서선택되는재료를포함하는 CMOS 반도체장치. 청구항 14 제12항에있어서, 상기 NMOS 금속게이트전극은 3.9eV와 4.3eV 사이의일함수를갖고, 상기 PMOS 금속게이트전극은 4.9eV와 5.2eV 사이의일함수를갖는 CMOS 반도체장치. 청구항 15 제12항에있어서, 상기알루미나이드는 M x Al y 인상기조성을가지고, M은전이금속이며, x는 1과 4 사이이고 y는 1과 4 사이인 CMOS 반도체장치. 청구항 16 제15항에있어서, 상기알루미나이드는 ZrAl, ZrAl 2, ZrAl 3, WAl 4, TaAl, HfAl, TiAl, TiAl 2, TiAl 3, 및 Ti 3 Al로구성되는군에서 - 4 -

5 선택되는 CMOS 반도체장치. 청구항 17 제12항에있어서, 상기 NMOS 금속게이트전극은상기알루미나이드상에형성된충전금속을더포함하는 CMOS 반도체장치. 청구항 18 제17항에있어서, 상기충전금속은티타늄질화물, 텅스텐, 티타늄, 알루미늄, 탄탈륨, 탄탈륨질화물, 코발트, 구리, 및니켈로구성되는군에서선택되는 CMOS 반도체장치. 청구항 19 제12항에있어서, 상기고유전상수게이트유전체는원자층 CVD(chemical vapor deposition) 공정을이용하여형성되고 5A 과 40 A 사이의두께이며, 상기알루미나이드는 100A 과 300A 사이의두께인 CMOS 반도체장치. 청구항 20 제12항에있어서, 상기 NMOS 금속게이트전극및상기 PMOS 금속게이트전극은모두 400 에서열적으로안정한 CMOS 반도체장치. 청구항 21 청구항 21은 ( 는 ) 설정등록료납부시포기되었습니다. 하프늄산화물, 하프늄실리콘산화물, 란타늄산화물, 란타늄알루미늄산화물, 지르코늄산화물, 지르코늄실리콘산화물, 티타늄산화물, 탄탈륨산화물, 바륨스트론튬티타늄산화물, 바륨티타늄산화물, 스트론튬티타늄산화물, 이트륨산화물, 알루미늄산화물, 납스칸듐탄탈륨산화물, 및납아연니오베이트로구성되는군에서선택되는재료를포함하는고유전상수게이트유전체 ; 및 M x Al y 인조성을갖고, M은지르코늄, 텅스텐, 탄탈륨, 티타늄, 및하프늄으로구성되는군에서선택되는전이금속인알루미나이드를포함하는 NMOS 금속게이트전극을포함하는반도체장치. 청구항 22 청구항 22은 ( 는 ) 설정등록료납부시포기되었습니다. 제21항에있어서, 상기알루미나이드는 ZrAl, ZrAl 2, ZrAl 3, WAl 4, TaAl, 및 HfAl로구성되는군에서선택되는, 반도체장치. 청구항 23 청구항 23은 ( 는 ) 설정등록료납부시포기되었습니다. 제21항에있어서, 상기알루미나이드상에형성되는충전금속을더포함하는반도체장치. 청구항 24 청구항 24은 ( 는 ) 설정등록료납부시포기되었습니다

6 제21항에있어서, 상기 NMOS 금속게이트전극은 3.9eV와 4.3eV 사이의일함수를갖고, 400 에서열적으로안정한, 반도체장치. 청구항 25 청구항 25은 ( 는 ) 설정등록료납부시포기되었습니다. 제23항에있어서, 상기충전금속은티타늄질화물, 텅스텐, 티타늄, 알루미늄, 탄탈륨, 탄탈륨질화물, 코발트, 구리, 및니켈로구성되는군에서선택되는, 반도체장치. 청구항 26 원자층 CVD(chemical vapor deposition) 공정을이용하여형성되고 5A 과 40A 사이의두께인고유전상수게이트유전체 ; 및 M x Al y 인조성을갖고 M은전이금속인알루미나이드를포함하는 NMOS 금속게이트전극 - 상기알루미나이드는 100A 과 300A 사이의두께임 - 을포함하는반도체장치. 청구항 27 제26항에있어서, 상기고유전상수게이트유전체는하프늄산화물, 하프늄실리콘산화물, 란타늄산화물, 란타늄알루미늄산화물, 지르코늄산화물, 지르코늄실리콘산화물, 티타늄산화물, 탄탈륨산화물, 바륨스트론튬티타늄산화물, 바륨티타늄산화물, 스트론튬티타늄산화물, 이트륨산화물, 알루미늄산화물, 납스칸듐탄탈륨산화물, 및납아연니오베이트로구성되는군에서선택되는재료를포함하고, M은지르코늄, 텅스텐, 탄탈륨, 하프늄, 및티타늄으로구성되는군에서선택되는원소를포함하는, 반도체장치. 청구항 28 제26항에있어서, 알루미나이드를포함하지않는 PMOS 금속게이트전극을더포함하는반도체장치. 청구항 29 제28항에있어서, 상기 PMOS 금속게이트전극은루테늄, 팔라듐, 백금, 코발트, 니켈및도전성금속산화물로구성되는군에서선택되는재료를포함하는, 반도체장치. 청구항 30 제28항에있어서, 상기알루미나이드상에형성된충전금속을더포함하는반도체장치. 청구항 31 제26항에있어서, 상기알루미나이드는 M x Al y 인상기조성을가지고, M은전이금속이며, x는 1과 4 사이이고 y는 1과 4 사이인, 반도체장치. 청구항

7 제26항에있어서, 상기알루미나이드는 ZrAl, ZrAl 2, ZrAl 3, WAl 4, TaAl, HfAl, TiAl, TiAl 2, TiAl 3, 및 Ti 3 Al로구성되는군에서선택되는, 반도체장치. 청구항 33 청구항 33은 ( 는 ) 설정등록료납부시포기되었습니다. 고유전상수게이트유전체 ; 알루미나이드및상기알루미나이드상에형성된충전금속을포함하는 NMOS 금속게이트전극 - 상기알루미나이드는 M x Al y 인조성을갖고 M은전이금속이며, 상기 NMOS 금속게이트전극은 3.9eV와 4.3eV 사이의일함수를가짐 - ; 및알루미나이드를포함하지않는 PMOS 금속게이트전극 - 상기 PMOS 금속게이트전극은 4.9eV와 5.2eV 사이의일함수를가짐 - 을포함하는 CMOS 반도체장치. 청구항 34 청구항 34은 ( 는 ) 설정등록료납부시포기되었습니다. 제33항에있어서, 상기알루미나이드는 M x Al y 인상기조성을가지고, x는 1과 4 사이이고 y는 1과 4 사이인, CMOS 반도체장치. 청구항 35 청구항 35은 ( 는 ) 설정등록료납부시포기되었습니다. 제33항에있어서, 상기알루미나이드는 ZrAl, ZrAl 2, ZrAl 3, WAl 4, TaAl, HfAl, TiAl, TiAl 2, TiAl 3, 및 Ti 3 Al로구성되는군에서선택되는, CMOS 반도체장치. 청구항 36 청구항 36은 ( 는 ) 설정등록료납부시포기되었습니다. 제33항에있어서, 상기충전금속은티타늄질화물, 텅스텐, 티타늄, 알루미늄, 탄탈륨, 탄탈륨질화물, 코발트, 구리, 및니켈로구성되는군에서선택되는, CMOS 반도체장치. 명세서 <1> 기술분야 본발명은반도체장치들에관련되고, 보다상세하게는고유전상수 (high-k) 게이트유전체들및금속게이트 전극들을포함하는반도체장치들에관련된다. <2> 배경기술이산화규소 (silicon dioxide) 로만들어진매우얇은게이트유전체들을갖는 MOS 전계효과트랜지스터들은받아들이기어려운게이트누설전류를경험할수있다. 게이트유전체를이산화규소대신소정의고유전상수유전체재료로만드는것은게이트누설을감소시킬수있다. 그러나, 그러한유전체는폴리실리콘과양립하지않을수있기때문에, 고유전상수게이트유전체들을포함하는장치들에금속게이트전극들을사용하는것이바람직할수있다. 일함수 (workfunction) 가 4.3eV 아래인소정의금속들은 NMOS 트랜지스터들을위한금속게이트전극들을만드는데사용될수있다. 그러나이러한금속들은 400 위의온도들에서는열적으로불안정 - 7 -

8 하여고유전상수게이트유전체들과불리하게반응할수있다. <3> 따라서, 고유전상수게이트유전체와, 400 에서열적으로안정하고일함수가 4.3eV 아래인 NMOS 금속게이트 전극을갖는반도체장치가필요하다. 본발명은그러한반도체장치를제공한다. <6> <7> <8> <9> 발명의상세한설명반도체장치가설명된다. 이반도체장치는알루미나이드 (aluminide) 를포함하는금속게이트전극및게이트유전체를포함한다. 이하의설명에서, 본발명의완전한이해를제공하기위해수많은세부사항이나열된다. 그러나본기술분야의당업자들에게본발명이본원에서명백하게기술된대로가아닌다수의방식으로실시될수있다는것이명백할것이다. 따라서, 본발명은이하에개시된특정한세부사항들에의해제한되지않는다. 본발명의일실시예는고유전상수게이트유전체를포함하며, 그위에알루미나이드를포함하는 NMOS 금속게이트전극이형성된다. 고유전상수게이트유전체는하프늄산화물 (hafnium oxide), 하프늄실리콘산화물 (hafnium silicon oxide), 란타늄산화물 (lanthanum oxide), 란타늄알루미늄산화물 (lanthanum aluminum oxide), 지르코늄산화물 (zirconium oxide), 지르코늄실리콘산화물 (zirconium silicon oxide), 티타늄산화물 (titanium oxide), 탄탈륨산화물 (tantalum oxide), 바륨스트론튬티타늄산화물 (barium strontium titanium oxide), 바륨티타늄산화물 (barium titanium oxide), 스트론튬티타늄산화물 (strontium titanium oxide), 이트륨산화물 (yttrium oxide), 알루미늄산화물 (aluminum oxide), 납스칸듐탄탈륨산화물 (lead scandium tantalum oxide), 및납아연니오베이트 (lead zinc niobate) 를포함할수있다. 특히하프늄산화물, 지르코늄산화물, 및알루미늄산화물이바람직하다. 이러한고유전상수게이트유전체를형성하는데사용될수있는재료들의몇가지예가본원에기술되었지만, 그러한유전체는게이트누설을감소시키는다른재료들로도만들어질수있다. NMOS 금속게이트전극을이루는알루미나이드는규칙화된금속간합금 (ordered intermetallic alloy) 이다. 그러한합금의원자배열은종래의금속합금들의원자배열과다르다. 종래의알루미늄합금들과다르게, 알루미나이드내의합금을이루는원자들은임계규칙화온도 (critical ordering temperature) 아래로유지될때수퍼격자결정구조 (superlattice crystal structure) 를형성하면서주기적으로배열된다. 종래의알루미늄합금들과비교했을때, 알루미나이드들은향상된구조적안정성및고온변형에대한저항을보일수있다. 본발명의반도체장치의바람직한실시예들에서, 알루미나이드는 M x Al y 인조성을가지며 M은전이금속이고, y에 대한 x의비는그알루미나이드에포함된알루미늄에대한전이금속의상대적인원자비율을나타낸다. 그러한조성을갖는알루미나이드들은알루미늄과결합되었을때원하는일함수및열적안정성을갖는조성을생산하는, 예를들면, 지르코늄 (zirconium), 텅스텐 (tungsten), 탄탈륨 (tantalum), 하프늄 (hafnium), 티타늄 (titanium), 및다른전이금속들을포함할수있다. 본발명의반도체에포함된알루미나이드는알루미늄합금, 예를들면상대적으로적은양의붕소또는마그네슘으로도핑된알루미늄을포함하는합금으로이루어진수퍼격자결정구조 (superlattice crystal structure) 내에속박된복수의전이금속들을포함할수도있다. <10> NMOS 금속게이트전극을형성하는데사용될때, 그러한알루미나이드들은바람직하게는 x 가 1 과 4 사이이고 y 가 1 가 4 사이인 M x Al y 인조성을갖는다. 특히 NMOS 금속게이트전극들을만드는데바람직한알루미나이드들 은 ZrAl, ZrAl 2, ZrAl 3, WAl 4, TaAl, HfAl, TiAl, TiAl 2, TiAl 3, 및 Ti 3 Al 을포함한다. 생성되는 NMOS 금속게 이트전극은 4.3eV 미만, 바람직하게는약 3.9eV 와약 4.3eV 사이, 더바람직하게는약 4.0eV 와약 4.2eV 사이 의일함수를가질수있다. <11> <12> NMOS 금속게이트전극을형성하는알루미나이드는, 그위에형성된임의의재료가일함수에중대하게영향을주지않는것을보장할만큼충분히두꺼워야한다. 바람직하게는그러한알루미나이드는약 20A 과약 2000A 사이의두께이고, 보다바람직하게는약 100A 과약 300A 사이의두께이다. 그러한 NMOS 금속게이트전극은바람직하게는 400 에서열적으로안정하다. 본발명의반도체가 CMOS 장치일때, 알루미나이드를포함하는 NMOS 금속게이트전극외에, 알루미나이드를포함하지않는 PMOS 금속게이트전극을포함할수있다. 그러한 PMOS 금속게이트전극은고유전상수게이트유전체상에형성될수있고루테늄 (ruthenium), 팔라듐 (palladium), 백금, 코발트, 니켈과같은 p형금속, 또는예를들면루테늄산화물 (ruthenium oxide) 과같은도전성금속산화물을포함할수있다. 본원에서는 p형금속층들을형성하는데사용될수있는금속들의몇개의예가기술되었지만, 그러한층들은다수의다른재료들로만들어질수있다

9 <13> <14> <15> <16> <17> <18> <19> <20> PMOS 금속게이트전극을형성하는데사용될때, 그러한 p형금속들은바람직하게는약 4.9eV와약 5.2eV 사이인일함수를가진다. 그들은바람직하게는약 20A 과약 2000A 사이의두께이고, 보다바람직하게는약 100A 과약 300A 사이의두께이다. NMOS 금속게이트전극을만들기위한알루미나이드들과유사하게, PMOS 금속게이트전극을만드는데사용되는 p형금속들도 400 에서열적으로안정해야한다. 도 1a-1i는본발명의반도체장치를만들기위해사용될수있는교체게이트법의일실시예가실행될때형성될수있는구조들을예시한다. 도 1a는 CMOS 장치를만들때형성될수있는중간구조를나타낸다. 그구조는기판 (100) 의제1 부분 (101) 및제2 부분 (102) 을포함한다. 분리영역 (103) 은제1 부분 (101) 과제2 부분 (102) 을분리한다. 제1 폴리실리콘층 (104) 은유전체층 (105) 상에형성되고, 제2 폴리실리콘층 (106) 은유전체층 (107) 상에형성된다. 제1 폴리실리콘층 (104) 은측벽스페이서들 (108 및 109) 에의해둘러싸이 (bracket) 고, 제 2 폴리실리콘층 (106) 은측벽스페이서들 (110 및 111) 에의해둘러싸인다. 유전체층 (112) 은층들 (104 및 106) 을분리한다. 기판 (100) 은반도체장치가만들어질수있는기초의역할을할수있는임의의재료를포함할수있다. 분리영역 (103) 은이산화규소, 또는트랜지스터의활성영역들을분리할수있는다른재료들을포함할수있다. 유전체층들 (105 및 107) 은각각이산화규소, 또는기판을다른물질들과절연할수있는다른재료들을포함할수있다. 본실시예에서, 제1 폴리실리콘층 (104) 은 n형으로도핑되고, 제2 폴리실리콘층 (106) 은 p형으로도핑된다. 제1 및제2 폴리실리콘층 (104 및 106) 은약 100A 과약 2000A 사이의두께이고, 바람직하게는약 500A 과약1600A 사이의두께이다. 스페이서들 (108, 109, 110 및 111) 은바람직하게는질화실리콘 (silicon nitride) 을포함하고, 유전체층 (112) 은이산화규소또는저유전상수 (low-k) 재료를포함할수있다. 종래의공정단계들, 재료들, 및장비가도 1a의구조를생성하는데사용될수있고, 이는본기술분야의당업자에게명백할것이다. 도시된바와같이, 유전체층 (112) 은예를들면종래의 CMP(chemical mechanical polishing) 단계를통해연마되어제1 및제2 폴리실리콘층 (104 및 106) 을노출할수있다. 도시되지않았지만, 도 1a의구조는종래의공정들을사용하여형성될수있는다수의다른특징들 ( 예를들면, 질화실리콘에칭스톱층 (etch stop layer), 소스및드레인영역들, 및하나이상의버퍼층 ) 을포함할수있다. 소스및드레인영역들이종래의이온주입 (ion implantation) 및어닐링공정들을사용하여형성되는경우, 소스및드레인영역들이실리사이드로덮여질때층들 (104 및 106) 을보호하기위해폴리실리콘층 (104 및 106) 상에하드마스크--및하드마스크상에에칭스톱층--를형성하는것이바람직할수있다. 그러한하드마스크는질화실리콘을포함할수있다. 그러한에칭스톱층은실리콘, 산화물 ( 예를들면이산화규소또는하프늄산화물 ), 또는탄화물 (carbide)( 예를들면, 실리콘탄화물 ) 을포함할수있다. 그러한에칭스톱층및질화실리콘하드마스크는, 유전체층 (112) 이연마될때층들 (104 및 106) 의표면으로부터연마될수있다. 이로써그층들은이공정에서그단계에의해그들의목적을이룰것이다. 도 1a는, 층들 (104 및 106) 상에이전에형성되었을수있는임의의하드마스크또는에칭스톱층이그층들의표면으로부터이미제거된구조를나타낸다. 이온주입공정들이사용되어소스및드레인영역들을형성할때, 층들 (104, 106) 은소스및드레인영역들이이온주입될때동시에도핑될수있다. 도 1a의구조를형성한후, 제1 폴리실리콘층 (104) 이제거된다. 바람직한실시예에서, 그층은부피로약 2% 와약 30% 사이의암모니아수를포함하는수용액에충분한시간동안충분한온도에서노출됨으로써상당한양의제 2 폴리실리콘층 (106) 을제거하지않고층 (104) 전체가실질적으로제거된다. 그러한노출단계동안, 약 1watt/ cm3과약 10watt/ cm3사이로소산되는 (dissipating), 약 10kHz와약 2000kHz사이의주파수의음파에너지 (sonic energy) 를가하는것이바람직할수있다. 예로서, 만약 n형폴리실리콘층 (104) 이약 1350A 두께이면, 약 5watt/ cm2으로소산되는약 1000kHz의음파에너지를가하면서, 탈이온수에부피로약 15% 인암모니아수를포함하는용액에약 30분동안 25 에서노출함에의해제거될수있다. 제1 폴리실리콘층 (104) 을제거한후, 유전체층 (105) 이제거된다. 유전체층 (105) 은이산화규소를포함하고, 이산화규소에대해선택적인에칭공정을사용하여제거될수있다. 그러한에칭공정은탈이온수에약 1% 의 HF 를포함하는용액에층 (105) 을노출하는것을포함할수있다. 그러한층을제거하는에칭공정이유전체층 (112) 의일부분도제거할수있기때문에층 (105) 이노출되는시간은제한되어야한다. 그것을염두에두고, 1% 의 HF 기반용액이층 (105) 을제거하는데사용되면, 장치는바람직하게는그용액에약 60초보다짧게노출되어야하고, 보다바람직하게는약 30초이하동안노출되어야한다. 도 1b에도시된바와같이, 유전체층 (10 5) 의제거는측벽스페이서들 (108 및 109) 사이에위치한, 유전체층 (112) 내의트렌치 (113) 를형성한다

10 <21> <22> <23> 유전체층 (105) 을제거한후, 앞에서특정된재료들중하나를포함할수있는고유전상수게이트유전체 (115) 가트렌치 (113) 내및기판 (100) 상에형성된다. 고유전상수게이트유전체 (115) 는종래의원자층 CVD(chemical vapor deposition) 공정을사용하여기판 (100) 상에형성될수있다. 그러한공정에서, 금속산화물전구체 (precursor)( 예를들면, 금속염화물 ) 및수증기가선택된플로우레이트들로 CVD 반응기에공급되고, 그후반응기는선택된온도및압력에서동작되어기판 (100) 과고유전상수게이트유전체 (115) 사이에원자수준에서매끈한계면을생성한다. CVD 반응기는원하는두께의유전체를형성하기에충분할만큼오래동작되어야한다. 대부분의응용들에서, 고유전상수게이트유전체 (115) 는약 60A 두께보다얇아야하고, 보다바람직하게는약 5A 과약 40A 사이의두께이어야한다. 도 1c에도시된바와같이, 원자층 CVD 공정이고유전상수게이트유전체 (115) 를형성하는데사용될경우, 그러한유전체는트렌치 (113) 의바닥상에형성되는것외에도, 그트렌치의측면들상에형성될것이고, 유전체층 (112) 상에형성될것이다. 만약고유전상수게이트유전체 (115) 가산화물을포함한다면, 만드는데사용되는공정에따라, 임의의표면위치들에서의산소의공공들 (vacancies) 및받아들이기어려운불순물레벨들을드러낼수있다. 유전체 (115) 가퇴적된후, 그유전체로부터불순물들을제거하고산화시켜거의이상적인금속 : 산소화학양론 (stoichiometry) 을갖는유전체를생성하는것이바람직할수있다. 고유전상수게이트유전체 (115) 로부터불순물을제거하고그유전체의산소함유량을증가시키기위해, 고유전상수게이트유전체 (115) 는부피로약 2% 와약 30% 사이의과산화수소 (hydrogen peroxide) 를포함하는수용액에노출될수있다. 특히바람직한실시예에서, 고유전상수게이트유전체 (115) 는부피로약 6.7% H 2 O 2 를포함 하는수용액에약 10 분간약 25 의온도로노출된다. 그노출단계동안, 약 5watt/ cm2로소산하면서, 음파에 너지를약 1000 khz의주파수로가하는것이바람직할수있다. <24> 예시된실시예에서, 제1 금속층 (116) 은고유전상수게이트유전체 (115) 상에직접형성되어도 1d의구조를생성한다. 고유전상수게이트유전체 (115) 처럼, 제1 금속층 (116) 의일부는트렌치 (113) 를따라형성되고그층의일부는유전체층 (112) 상에형성된다. 앞에서지적된바와같이, 제1 금속층 (116) 은알루미나이드를포함하고, 바람직하게는 M x Al y 인조성을가지며, M은전이금속이다. 그러한알루미나이드는종래의 PVD(physical vapor deposition) 공정을사용하여고유전상수게이트유전체 (115) 상에형성될수있다. 그러한공정에서, 합금타겟 ( 또는복수의순수타겟 ) 은고유전상수게이트유전체 (115) 상으로스퍼터링될수있다. 대안적으로, 알루미나이드는복수의전구체를채용하는 CVD 공정을사용하여형성될수있다. 이외에도, 대안적으로, (PVD, CVD, 또는원자층 CVD 공정들에의지하는 ) 나노적층기술들 (nanolaminate techniques) 이사용되어, 초박알루미늄및전이금속층들을퇴적하고원하는방식으로결정화하여알루미나이드 (116) 를형성하는데사용될수있다. <25> <26> <27> 본실시예에서, 고유전상수게이트유전체 (115) 상에제1 금속층 (116) 을형성한후, 제2 금속층 (121) 이제1 금속층 (116) 상에형성된다. 제2 금속층 (121) 은도 1e에예시된바와같이, 트렌치 (113) 의나머지를채우고유전체층 (112) 을덮는다. 제2 금속층 (121) 은바람직하게는쉽게연마될수있는물질을포함하고, 바람직하게는종래의금속퇴적공정을사용하여전체장치위에퇴적된다. 그러한충전금속 (fill metal) 은티타늄질화물 (titanium nitride), 텅스텐, 티타늄, 알루미늄, 탄탈륨, 탄탈륨질화물 (tantalum nitride), 코발트, 구리, 니켈, 또는연마될수있고트렌치 (113) 를만족하게채울수있는임의의다른금속을포함할수있다. 충전금속이제1 금속층 (116) 을덮는경우, 제1 금속층 (116) 은바람직하게는약 20A 과약 300A 사이의두께이고, 보다바람직하게는약 25A 과약 200A 사이의두께이다. 충전금속이알루미나이드 (116) 를덮지않을때, 예를들면알루미나이드가트렌치 (113) 를완전히채울때, 제1 금속층 (116) 은 2000A 두께까지될수있다. 전술한바와같이, 제1 금속층 (116) 은바람직하게는약 3.9eV와약 4.3eV 사이의일함수를갖는다. 도 1e의구조를형성한후, 제2 금속층 (121), 제1 금속층 (116), 및고유전상수게이트유전체 (115) 가유전체층 (112) 위로부터제거되어도 1f의구조를생성한다. CMP 단계가유전체층 (112) 위로부터그러한재료들을제거하는데적용될수있다. 대안적으로, CMP 단계는제2 금속층 (121) 을제거하는데사용될수있고, 후속건식에칭 (dry etch) 단계 ( 및, 선택적으로, 부가적인습식에칭 (wet etch) 단계 ) 가제1 금속층 (116) 및고유전상수게이트유전체 (115) 를유전체 (112) 위에서제거하는데적용될수있다. 제2 금속층 (121), 제1 금속층 (116) 및고유전상수게이트유전체 (115) 가유전체층 (112) 위에서제거된후, p형폴리실리콘층 (106) 이제거된다. 부피로약 20% 와약 30% 사이의 TMAH를탈이온화수에포함하는용액에충분한시간동안충분한온도 ( 예를들면, 약 60 와약 90 사이 ) 에서음파에너지를가하면서노출시킴으로써층

11 (106) 이제 2 금속층 (121) 에대해선택적으로제거될수있다. <28> <29> <30> <31> <32> <33> 제2 폴리실리콘층 (106) 을제거한후, 유전체층 (107) 은, 예를들면유전체층 (105) 을제거하는데사용된동일한공정을사용함으로써, 제거된다. 유전체층 (107) 이제거되어도 1g가예시하는것과같이트렌치 (114) 가생성된다. 그유전체층의제거후, 고유전상수게이트유전체 (117) 가트렌치 (114) 내및유전체층 (112) 위에형성된다. 고유전상수게이트유전체 (115) 를형성하는데사용된동일한공정단계들및재료들이고유전상수게이트유전체 (117) 를형성하는데사용될수있다. 본실시예에서, 그후제3 금속층 (120) 이고유전상수게이트유전체 (117) 상에퇴적된다. 제3 금속층 (120) 은앞에서확인된 p형금속들중하나를포함할수있고, 종래의 PVD 또는 CVD 공정을사용하여고유전상수게이트유전체 (117) 상에형성될수있다. 본실시예에서, 제3 금속층 (120) 은바람직하게는약 20A 과약 300A 사이의두께이고, 보다바람직하게는약 25A 과약 200A 사이의두께이다. 제3 금속층 (120) 은약 4.9eV와약 5.2eV 사이의일함수를가질수있다. 고유전상수게이트유전체 (117) 상에제3 금속층 (120) 을형성한후, 예를들면제2 충전금속인제4 금속층 (118) 이, 제3 금속층 (120) 상에형성되어도 1h의구조를생성할수있다. 제2 금속층 (121) 을형성하는데사용된동일한공정단계들및재료들이제4 금속층 (118) 을형성하는데사용될수있다. 그후유전체층 (112) 을덮는제4 금속층 (118), 제3 금속층 (120) 및고유전상수게이트유전체 (117) 의일부분들이제거되어도 1i의구조를생성할수있다. 제1 충전금속 (121), 알루미나이드 (116) 및고유전상수게이트유전체 (115) 를유전체층 (112) 위에서제거하는데사용된동일한 CMP 및 / 또는에칭단계들이제2 충전금속 (118), 제3 금속층 (120) 및고유전상수게이트유전체 (117) 를유전체층 (112) 위에서제거하는데사용될수있다. 제4 금속층 (118), 제3 금속층 (120) 및고유전상수게이트유전체 (117) 를유전체층 (112) 위에서제거한후, 생성된구조위에종래의퇴적공정을사용하여캐핑 (capping) 유전체층 ( 도시안됨 ) 이퇴적될수있다. 그러한캐핑유전체층의퇴적후에이루어지는, 예를들면, 장치의접점, 금속배선, 및패시베이션층을형성하는것과같은, 장치를마무리하는공정단계들은본기술분야의당업자들에게잘알려져있기때문에본원에서는기술되지않을것이다. 본발명의반도체장치는 4.3eV 아래의일함수를갖고 400 에서열적으로안정한 NMOS 금속게이트전극을포함한다. 그러한금속게이트전극은 NMOS 트랜지스터에, 반도체장치들의대량생산에적합하게하는, 구조적및온도의안정성들을제공할수있다. 이전의설명이본발명의반도체장치를제작하는데사용될수있는소정의재료들을특정하였지만, 본기술분야의당업자들은다수의수정들및대체들이만들어질수있다는것을이해할것이다. 따라서, 모든그러한수정들, 변경들, 대체들및부가들은첨부된청구범위에의해규정되는본발명의사상및범위내에속한다. <4> <5> 도면의간단한설명도 1a-1i는본발명의반도체장치를만드는데사용될수있는교체게이트법 (replacement gate method) 의일실시예를실행할때형성될수있는구조들의단면도들을나타낸다. 이들도면들에도시된특징들은일정한비율로그려지도록의도되지않았다. 도면 도면 1a

12 도면 1b 도면 1c 도면 1d 도면 1e 도면 1f

13 도면 1g 도면 1h 도면 1i