Microsoft Word - 36-김진규-논문_ doc

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세아 강
5 years ago
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1 Scan-Chain 과 IEEE 15 래퍼를이용한 SoC 지연고장테스트 Delay Fault Test using Scan-Chains and IEEE 15 Wrapper 김진규, 이현빈, 이준섭, 정태진, 박성주한양대학교컴퓨터공학과 {jkkim, bean, jslee, tjjung, Abstract With the increasing clock speeds and the decreasing feature sizes found in today s nanometer designs, at-speed testing is a requirement to achieve high quality test results. This paper introduces the interface logic of available at-speed delay fault test, and proposes a test method using a proposed architecture. Experimental results evaluate the efficiency of the proposed method by comparing a fault coverage and the number of test patterns. 있지만실제적으로 LOC 방법을많이사용한다. 이유는스캔기반의디자인에서 LOS 방식을구현하기위해서는빠른속도의스캔인에이블신호를요구하는데대부분디자인에서지원못하고있기때문이다. (a) Launch-on-Shift I. 서론 최근반도체공정기술의발전으로회로의직접도가빠르게증가하면서재사용가능한여러 IP (Intellectual Property) 코어로구성된시스템을단일칩으로구현하는 System-on-a-chip (SoC) 설계가가능해졌고복잡한디지털회로를설계시재사용가능한 IP 코어를사용함으로써설계시간은단축되었다. 그러나 SoC 의복잡도가점점높아지면서지연으로인한고장의문제가많이발생하였고더이상나노미터공정으로제조되는직접회로를전통적인고착고장에대해서만테스트하는것은칩의높은수준의질을보장할수없게되었다 [1]. 오늘날, 높은수준의테스트결과를성취하기위해 at-speed 테스트는의무적인요구사항이되었다. 과거, at-speed 테스트를위하여기능테스트방법을사용하였고이방법은전경우테스트를해야하기때문에비효율적인테스트시간소모및테스트개발비용을가중시켰다. 그로인하여, 구조가점점복잡해지고커지는 SoC 의지연고장테스트를위해실용적인테스트방법에대한필요성이대두되었고스캔기반구조적지연테스트방법이나오게되었다. 스캔기반구조적지연테스트방법은내부회로에대한관측및조절용이도를향상시켰다. 스캔기반구조적지연테스트는회로내의신호값의천이를발생시키기위한두개의테스트패턴을요구하게된다. 두개의테스트패턴을회로에코어클럭의주기에맞추어연속적으로인가하여지연고장에대한테스트를하게된다. 지연고장은회로내신호진행시간이모델링된지연시간보다늦어지게되어발생하는고장으로칩제조과정에서발생한다. 이런스캔기반으로한지연고장에대한테스트는그림 1 과같이 Launch-on-Shift (LOS) 와 Launch-on-Capture (LOC) 방식을기반으로한다 [2-4]. LOS 방식을이용하여 LOC 방식보다적은패턴수를사용하여높은 fault coverage 를얻을수 (b) Launch-on-Capture 그림 1. Launch-on-Shift 와 Launch-on-Capture 방식의타이밍도 또한기존의연구는래퍼를사용하지않는스캔테스트가주를이루었는데 25 년에는 SoC 의내장된 IP 코어의테스트의어려움을해결하기위해임베디드코어 (embedded core) 테스트인터페이스표준인 IEEE 15 이완성되었다 [5]. 논문 [6] 에서는 IEEE 15 표준을이용하여입력과출력에대한래퍼셀구조를변경하고오실레이션테스트방법을이용하여지연고장테스트를수행하는방법을제안하였다. 논문 [7] 에서는 broadside 방식을이용한지연고장테스트를수행하기위하여 IEEE 15 개선된래퍼셀구조를제안하였다. 논문 [8-1] 에서는 combinational 회로에두개의연속적인테스트패턴을인가하기위한 2 개의비트를저장할수있는개선된스캔 (enhanced scan) 셀구조를제안하였는데이러한개선된스캔셀구조를이용함으로써보다높은 fault coverage 를얻을수있다. 본논문에서는 fault coverage 를높이기위해개선된 IEEE 15 래퍼셀구조와스캔셀구조를이용하여 IEEE 의 TAP 제어기를통하여제어가가능한 DFT 방법을제시하였다. 제시된구조에는스캔기반지연고장테스트뿐만아니라 Primary Input 값의천이에따른지연고장테스트를가능한클럭생성기를포함하고있으며, TAP 포트신호 (TCK, TS, TDI, TDO, TRST) 를이용하여테스트를하기때문에보다적은테스트핀수로인한테스트가가능하면서도보다높은 fault coverage 를달성할수있다.

2 II. Fault Coverage 높이기위한 Test echanism 한개의플립 - 플롭으로구성된스캔셀을사용하였다. 1. Enhanced IEEE 15 Wrapper Cell IEEE 15 래퍼는크게래퍼경계레지스터 (Wrapper Boundary Register (WBR), 래퍼바이패스레지스터 (Wrapper Bypass Register(WBY)), 래퍼명령레지스터로 (Wrapper Instruction Register(WIR) 구성되어있다. 그중래퍼경계레지스터에대한기존연구에서는테스트기능및면적오버헤드를고려한한개의플립-플롭으로구성된래퍼가제시되었다 [5]. 그러나한개의플립-플롭으로구성된래퍼는 IEEE 15 표준에서제시하고있는천이지연고장테스트를지원하는 Transfer 이벤트를수행할수없다. 본논문에서는 Primary Input 값에대한천이지연고장테스트를지원하기위해논문 [7] 에서제시한개선된래퍼셀을사용하였다. 사용된래퍼입력셀구조는그림2-(a) 와같으며지연테스트를위한 UX-2의제어신호 TPE_WC 를 1 로세팅하여두개의테스트패턴을인가할수있다. 지연테스트외에필수테스트명령어 WS_BYPSS, WS_EXTEST, Wx_INTEST 등의단일패턴을인가시 TPE_WC를 으로세팅하여하나의플립-플롭만거치게함으로써입력시간을절약할수있다. 그림2-(b) 는래퍼출력셀로래퍼입력셀과달리지연테스트를위한투패턴인가시 Launch 된값에대한결과값하나만을 Capture 하면되므로한개의플립- 플롭으로이루어져있으며면적오버헤드를줄였다 [5]. 그림 3. ultiplexer 기반스캔플립 - 플롭 본논문에서는그림 4 와같은두개의플립 - 플롭으로구성된개선된스캔셀을사용하였다 [8-1]. 기존에제시된개선된스캔셀은지연테스트시 LOC 방법을사용하면서 combinational 회로를거친결과값이아닌독립적으로두개의패턴을인가하여지연테스트가가능하기때문에보다높은 fault coverage 를얻을수있다. 지연테스트시두개의패턴을인가하기위한 UX-2 의제어신호의 TPE_SCAN 를 1 로세팅함으로써가능하고그외의테스트및 Normal 동작시 TPE_SCAN 를 으로세팅함으로써한개의플립 - 플롭만지나가도록경로를설정할수있다. WCI CFI SE TPE_WC CTI 1 2 D Q D Q 1 1 TP ux FF1 FF2 CLK 3 (a) 개선된래퍼입력셀 (Enhanced Wrapper Input Cell (EWIC)) 1 CFO CTO 그림 4. 개선된스캔셀 3. ultiplexer Control Signal 제시된래퍼셀및스캔셀의 UX 제어신호는표 1 과같이정리할수있다. 스캔인에이블을가리키는 UX 제어신호 SE 는 Shift 시에 1 로세팅하고 Combinational 회로를거쳐나온결과값을 capture 시에는 으로세팅되어야한다. 표 1. Test ode 및 Normal ode 에대한 UX 제어값 ode WCI WCO TPE _SCAN TPE _WC Internal Test (One pattern) 1 Delay Scan Chain 1 1 Test Primary Input 1 1 External Test 1 Bypass X X X X (b) 래퍼출력셀 (Wrapper Output Cell (WOC)) 그림 2. 래퍼경계셀 (WBC) 2. Enhanced Scan Cell IEEE 15 표준안에서는스캔기반지연테스트를지원한다. 전통적인스캔기반테스트는그림 3 과같은 Normal ode WBC 와스캔셀을제어하기위해서는 UX 제어신호는생성로직이필요하다. 그림 5 는래퍼셀및스캔셀을제어하기위한 UX 제어신호생성로직으로써, SE 는 Wrapper Serial Control (WSC) 신호중 ShiftWR 이 1 로세팅되고 SelectWIR 으로세팅되었을때 1 로세팅되는 ShftDR 신호를직접연결한다.

3 TPE_SCAN 및 TPE_WC 는지연테스트시두개의패턴을인가하기위한 UX 제어신호로 WIR Instruction 에따라 DELAYTEST_SCAN 및 DELAYTEST_PI 값이결정되어위두개의 UX 제어신호에직접연결된다. WCI 와 WCO 는 IEEE 15 에서정의되어있는 IO_FACE 를신호를사용함으로써쉽게구현할수있다. ODE 및 IO_FACE 신호도 WIR Instruction 에따라결정되는값으로 ODE 값은테스트모드시에는 1 로세팅되고 IO_FACE 는내부테스트 (internal test) 또는외부테스트 (external test, 코어간연결성테스트 ) 에따라각각 1 또는 값을가지게된다. 입력 WBR 의테스트클럭을 IWRTCLK, 출력 WBR 의테스트클럭을 OWRTCLK, 스캔체인의클럭을 STLCK 이라고하자. 지연테스트를하는경우출력 WBR 와스캔셀은 SE 가 1 인경우에는 Shift 를수행하고 SE 가 인경우에는 Combinational 회로를거쳐나온결과값을한번의 Capture 를수행해야한다. 그림 7 은 Normal 모드뿐만아니라회로를테스트시스캔체인, 입력 WBR, 그리고출력 WBR 에대한클럭의경로를생성해주는회로이다. 특히, 지연테스트에따라 DELAYTEST_PI, DELAYTEST_SCAN 에의해제어되는 UX 를두어모드에따라코어클럭속도로 Capture 만할지 Launch 와 Capture 를연속으로할지결정해준다. 그림 5. UX 제어로직 4. At-Speed Test Clock Generator 본논문에서제시하고있는구조는기존의 Stuck-atfault 테스트뿐만아니라코어클럭을이용하여스캔기반지연테스트및래퍼를이용하여 Primary Input 값에대한천이지연테스트가가능하다. 그림 6 은래퍼셀에서천이가발생한경우 a 와스캔체인에서천이가발생하는경우 b 를도식화하였다. a 와 b 는동시에발생할수있고두곳중한곳에서만발생할수있다. a 가발생하는경우 DELAYTEST_PI, b 가발생하는경우 DELAYTEST_SCAN 명령어를추가하여 1, 2, 3 그리고 4 의경로를통해결과값을 Capture 할수있다. 이장에서는지연테스트를위한테스트클럭생성기와수행방법을제시한다. 그림 7. 테스트클럭생성회로 본논문은전통적인지연테스트방법인 Launchon-Capture 방식을사용하기때문에스캔체인은 SE 가 인구간에서 Launch 와 Capture 를수행해야한다. 논문 [11] 은클럭게이팅셀 (clock gating cell(cgc)) 을이용해서글리치없이 atspeed Launch 와 Capture 펄스를생성하는회로를제시하고있다. 그림 8 은 WSC 신호중 CaptureWR, UpdateWR 를이용하여생성되는 CapDR, UpDR 를이용 CGC 의입력신호 en, capen 를생성하여 atspeed Launch-Capture 클럭 (LCCLK) 과 Capture 클럭 (CapCLK) 을생성해주는회로이다. CapDR UpDR CoreCLK LCCLK Gen. State achine en capen Clock Gating Cell Clock Gating Cell (a) LCCLK & CapCLK Generator LCCLK CapCLK 그림 6. 지연테스트경로및결과값 Capture 경로 (b) Timing Diagram 그림 8. At-Speed LCCLK & CapCLK Generator

최종적으로, 지연테스트시래퍼셀과스캔셀은 SE 가 1 일때 shift, SE 가 일때 at-speed LCCLK 또는 at-speed CapCLK 를수행해야한다. 그림 9 는그림 8 의 LCCLK 와 CapCLK 를이용하여지연테스트모드에따라사용되는 DTLC, DTCap 를생성해주는회로이다.

그리고 Primary Input 값에대해서만지연테스트를했을경우평균테스트패턴수는평균 83 개로동시에지연테스트가가능한제안한방법보다패턴수가오히려많다는것을볼수있다 표 2.

At-Speed Delay Test Clock Generator s1423 79.58% 97.74% 96.98% 89.7% 99.72% s5378 64.3% 72.98% 96.15% 68.12% 98.82% Ⅲ.

테스트제어는 IEEE 1149.1 TAP 제어기를통하여이루어지고, 테스트클럭 (TCK) 는 5Hz, Core CLK 은 125Hz 를인가하였다. 그림 1 은래퍼셀과스캔셀에대해모두천이가발생했을때의입력래퍼셀과스캔체인에대해 at-speed Launch-Capture 가동시에잘수행됨을보여주고있다.

표 2 는 ISCAS89 회로에대한 Fault Coverage 비교표로스캔기반으로만테스트했을경우 Fault Coverage 는각각평균 65.36%, 84.4% 로낮은수치를보임을알수있다. 그에비해본논문에서제시한방법을이용하면구현하기쉬운 LOC 방법을사용하면서 Fault Coverage 가평균 98.

84% 99.29% s1585 71.11% 89.31% 99.7% 82.5% 99.43% s35932 81.14% 98.11% 99.93% 83.31% 99.46% s38417 97.21% 98.77% 99.24% 97.35% 99.9% s38584 71.83% 9.64% 99.32% 79.

4 최종적으로, 지연테스트시래퍼셀과스캔셀은 SE 가 1 일때 shift, SE 가 일때 at-speed LCCLK 또는 at-speed CapCLK 를수행해야한다. 그림 9 는그림 8 의 LCCLK 와 CapCLK 를이용하여지연테스트모드에따라사용되는 DTLC, DTCap 를생성해주는회로이다. 스캔기반지연테스트, 래퍼셀의천이에따른지연테스트그리고두셀에서모두천이가발생했을때의지연테스트가가능하다. 봤듯이 Fault Coverage 가매우낮았음을볼수있었다. 그러나제안한방법은스캔기반뿐만아니라동시에 Primary Input 값의천이에대한지연테스트를수행한경우이기때문에일대일비교는어렵다. 그리고 Primary Input 값에대해서만지연테스트를했을경우평균테스트패턴수는평균 83 개로동시에지연테스트가가능한제안한방법보다패턴수가오히려많다는것을볼수있다 표 2. Fault Coverage 비교 ISCA89 LOC LOS Two Pattern PI PI,SI (LOC) Proposed s % 52.93% 98.11% 98.47% 96.25% s % 54.48% 96.2% 58.42% 96.49% 그림 9. At-Speed Delay Test Clock Generator s % 97.74% 96.98% 89.7% 99.72% s % 72.98% 96.15% 68.12% 98.82% Ⅲ. 실험 본논문에서제안하고있는인터페이스회로를이용하여개선된래퍼셀및스캔셀을통해 ISCAS89 벤치마크회로를이용지연테스트가수행될수있음을시뮬레이션을통하여확인하고, Synopsys ATPG tool Tetraax 를이용하여 ISCAS89 벤치마크회로에대한 fault coverage 및패턴수를비교한다. 테스트제어는 IEEE TAP 제어기를통하여이루어지고, 테스트클럭 (TCK) 는 5Hz, Core CLK 은 125Hz 를인가하였다. 그림 1 은래퍼셀과스캔셀에대해모두천이가발생했을때의입력래퍼셀과스캔체인에대해 at-speed Launch-Capture 가동시에잘수행됨을보여주고있다. 실험은한개의플립 - 플롭을가지고있을때의스캔기반테스트방법 LOC, LOS 를수행하였고 Primary Input 값에대한천이가발생했을때와동시에발생했을때지연테스트를수행하였다. 표 2 는 ISCAS89 회로에대한 Fault Coverage 비교표로스캔기반으로만테스트했을경우 Fault Coverage 는각각평균 65.36%, 84.4% 로낮은수치를보임을알수있다. 그에비해본논문에서제시한방법을이용하면구현하기쉬운 LOC 방법을사용하면서 Fault Coverage 가평균 98.86% 높은수치를보임을알수있다. 표 3 은각지연테스트에대한패턴수를비교한표이다. 전통적인스캔기반테스트만을했을경우패턴수가각각평균 18, 71 개로제안한방법보다는적지만표 2 에서 s % 95.72% 98.8% 86.5% 99.67% s % 89.71% 99.74% 84.84% 99.29% s % 89.31% 99.7% 82.5% 99.43% s % 98.11% 99.93% 83.31% 99.46% s % 98.77% 99.24% 97.35% 99.9% s % 9.64% 99.32% 79.89% 99.58% average 65.36% 84.4% 98.42% 82.87% 98.86% 표 3. Test 패턴수비교 ISCA89 LOC LOS Two Pattern PI PI,SI (LOC) Proposed s s s s s s s s s s average 그림 1. 지연고장테스트시뮬레이션결과

5 Ⅳ. 결론 본논문에서는개선된 IEEE 15 래퍼셀과스캔셀을사용하여 fault coverage 를높일수있는 atspeed SoC 지연고장테스트가가능한회로를제시하였다. IEEE 에서제시하는 TAP 만을이용하여테스트를제어함으로써보다적은핀수로쉽게접근이가능하고, IEEE 15 에서정의하고있는필수테스트명령을수행할수있는구조를가지고있다. 또한, at-speed Launch-Capture, Capture 클럭을생성회로를구현하여스캔기반지연테스트뿐만아니라래퍼셀을통해지연테스트가가능하도록하였고두개의패턴으로지연테스트시기존의방법과달리자신이원하는패턴을인가할수있는구조이기때문에구현하기쉬운 LOC 방법을사용하면서도기존의방법들보다높은테스트질을높일수있다. Path-Delay Test and easurement, Proc. ITC, 1991, pp [11]. Beck, O. Barondeau,. Kaibel, F. Poehl, L.ub Xijiang and R. Press, Logic Design for On-Chip Test Clock Generation? Implementation Details and Impact on Delay Test Quality, Proceedings of the Design, Automation and Test in Europe, 25. Acknowledgement 본연구보고서는정보통신부의출연금등으로수행한정보통신연구개발사업의연구결과입니다. 참고문헌 [1] R. Wilson, Delay-Fault Testing andatory, Author Claims, EE Design, Dec. 22. [2] J. Savir, "Skewed-Load Transition Test: Part I, Calculus", in Proc. International Test Conference, 1992, pp.75. [3] S. Patil and J. Savir, "Skewed-Load Transition Test: Part II, Coverage", in Proc. International Test Conference, 1992, pp.714. [4] J. Savir and S. Patil, "On broad-side delay test", Very Large Scale Integration (VLSI) Systems, vol. 2, 1994, pp.368. [5] IEEE Computer Society, "IEEE Standard Testability ethod for Embedded Core-based Integrated Circuits," Aug. 25. [6] H. J. Vermaak and H.G. Kerkhoff, "Enhanced P15 Compliant Wrapper suitable for Delay Fault Testing of Embedded Cores," Proceedings of the Eighth IEEE European Test Workshop, 23. [7] Qiang Xu, Nicola Nicolici, "DFT Infrastructure for Broadside Two-Pattern Test of Core- Based SOCs," IEEE Transactions on Computers, Vol. 55, No. 4, April 26. [8] Y. K. alaiya and R. Narayanaswamy, "Testing for Timing Faults in Synchronous Sequential Circuits", Proceedings 1983 International Test Conference, pp [9] C. T. Glover and. R. ercer, A ethod of Delay Fault Test Generation, Proc. DAC, 1988, pp [1] B. I. Dervisoglu and G. E. Stong, Design for Testability: Using Scanpath Techniques for

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