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현시 기
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1 2010 년 8 월전자공학회논문지제 47 권 SD 편제 8 호 29 논문 SD-8-5 내장된자체테스트를위한저전력테스트패턴생성기구조 (An Efficient Test Pattern Generator for Low Power BIST ) 김기철 *, 강성호 ** * (Kicheol Kim and Sungho Kang ) 요 약 본논문에서는내장된자체테스트기법 (BIST, Built-In Self Test) 을적용할때저전력테스트가가능한패턴생성기를제안하였다. 테스트시 WSA (Weighted Switching Activity) 가많이발생하는노드인 heavy nodes 의선택알고리듬을제안하였으며, heavy nodes 에천이를발생시키는입력부곧 heavy inputs 을찾는알고리듬을나타내었다. 고장검출율을높이는최적의 heavy nodes 의수를결정하고선택된입력부에변형된 LFSR 의출력을인가하여테스트시발생하는천이를줄였다. 제안하는패턴생성기는몇개의 AND 게이트와 OR 게이트를 LFSR 에추가하여적은하드웨어오버헤드로간단히구현된다. ISCAS 벤치회로에적용한실험을통해제시하는방법이기존의기법에비해평균소비전력을감소시키면서고장검출율을상승시키는것을검증하였다. Abstract In this paper we propose a new generator for a BIST architecture that can reduce the power consumption during test application. The principle of the proposed method is to reconstruct an LFSR circuit to reduce WSAs of the heavy nodes by suppressing the heavy inputs. We propose algorithms for finding heavy nodes and heavy inputs. Using the Modified LFSR which consists of some AND/OR gates trees and an original LFSR, BIST applies modified test s to the circuit under test. The proposed BIST architecture with small hardware overhead effectively reduces the average power consumption during test application while achieving high fault coverage. Experimental results on the ISCAS benchmark circuits show that average power reduction can be achieved up to 30.5%. Keywords : 저전력테스트, 테스트패턴생성기, BIST Ⅰ. 서론 노트북컴퓨터나휴대폰같은휴대용전자기기가보편화되면서, 저전력설계는점차중요해지게되었다. 이에따라저전력테스트기법또한점점중요성을더해가고있다. 저전력테스트가중요한이유는테스트시발생하는소비전력이통상시소비되는전력을 2배이상상회하기때문이며, 이는배터리의수명및시스템의성능과신뢰성에영향을미친다. 한편내장된자체테스트기법인 BIST가점차주목 * 학생회원, ** 평생회원, 연세대학교전기전자공학과 (Department of Electrical and Electronic Engineering, Yonsei University) 접수일자 : 2010년6월1일, 수정완료일 : 2010년7월8일 을받고있다. 내장된자체테스트기법은테스트대상회로의접근성을높여테스트효율을증가시키며, 동작속도로테스트가가능하고, 고성능 ATE (Automatic Test Equipment) 같은외부의테스트장비를필요로하지않는다는장점을가지고있다. 하지만테스트패턴생성기로사용되는 LFSR (Linear Feedback Shift Register) 은회로내에많은 SA (Switching Activity) 를발생시키며소비전력을증가시켜내장된자체테스트사용의제약이되고있다. 이에따라내장된자체테스트기법을적용한회로에서소비전력을감소하기위한방법들이활발히연구되고있다. 그중저전력패턴생성기를사용하여저전력테스트를실현한방법이있다 [1~4]. 이방법들은내장된자체테스트기법에서사용되는 LFSR의구조를저전력테스트에맞게변형하여, (635)

2 30 내장된자체테스트를위한저전력테스트패턴생성기구조김기철외 회로의 SA를줄여저전력테스트를가능하게하였다. 하지만일반적으로저전력패턴생성기를사용할경우고장검출율이감소하고, 테스트시간이길어지며하드웨어오버헤드가커지는단점을가지고있다. 본논문은기존기법들의단점을보완하여, 테스트시회로내에서불필요하게발생하는 SA를줄여, 적은하드웨어오버헤드에도고장검출율을증가시키는저전력테스트패턴생성기를제안하였다. Ⅱ. 제안하는저전력테스트기법및알고리듬 CMOS 회로에서소비되는에너지의 90% 이상이 SA 로인해발생하는것을생각해볼때, 테스트시 WSA 를줄인다면테스트시소비전력을줄일수있을것이다. WSA는노드에서발생하는천이수와커패시턴스값을곱한값으로, SA보다더정확한전력소비에관한파라미터이다. 내장된자체테스트기법에서는테스트패턴생성기로 LFSR을사용한다. LFSR을사용할때논리값 0 혹은 1 이생성될확률은각각 0.5이기때문에, 테스트대상회로의입력단에는천이가빈번하게발생하게되고테스트시소비전력은증가하게된다. 따라서입력단에서의천이를줄인다면소비전력은감소하게될것이다. 하지만테스트대상회로의모든주입력부의천이를줄인다면회로내부의천이발생이현저히줄어들어고장검출율은낮아지게되며, 고장검출율을높이려면더많은테스트패턴을인가하게되어테스트시간은증가하게된다. 따라서입력부의천이를감소시켜도고장검출율에크게영향을받지않는특정입력부를선택하는것이필요하다. 이를위해테스트시불필요하게많은 WSA가발생하는노드를찾고, 그노드의 WSA를줄이도록특정입력부를정하였다. 테스트대상회로의구조에따라서테스트시어떤노드는다른노드들에비해많은천이가일어난다. 회로내부에서가장많은 WSA가발생하는노드를 heavy node로정의하였다. [4] Heavy node의과도한천이를줄인다면테스트시전체소비전력을줄일수있다. Heavy node의천이를줄이기위해 heavy node에영향을미치는입력부의천이를줄여야한다. 이를위해 heavy node에천이를일으키는회로의주입력부를 heavy inputs으로정의하였고, heavy inputs에인가되는패턴들의 0 과 1 의분포를변화시키도록 AND/OR Select Heavy Node(); 1. Generate random test s using an LFSR and apply these s to the CUT 2. Calculate WSA at each node 3. Sort WSA values for all nodes in descending order 4. Define the node which ranked in the highest position as heavy node 그림 1. Heavy node 선택알고리듬 Fig. 1. Algorithm for the selection of heavy node. Select Heavy Inputs (); 1. Define primary inputs as heavy inputs which can affect the heavy node using backtrace 2. Decide the logic value 0 or 1 for each heavy input resulting in the WSA reduction of heavy node by using backtrace 그림 2. Heavy inputs 선택알고리듬 Fig. 2. Algorithm for the selection of heavy inputs. 게이트트리의출력을인가하여천이를줄이도록하였다. 입력부에인가되는패턴의 0 과 1 의분포는회로의고장검출율에영향을미칠수있는데, 효율적인테스트를위하여무작위저항고장을검출하는패턴을생성할확률을높이도록 0 과 1 의분포를정하였다. 이를통해저전력테스트를하면서도고장검출율은높이도록하였다. Heavy node 및 heavy inputs은적절한기준에따라결정되어야한다. Heavy node의선택에대한기준을그림 1에나타내었다. Heavy node를찾기위한단계는다음과같다. 우선 LFSR을이용하여의사무작위테스트패턴들을생성한후, 생성한패턴을테스트대상회로에가해준다. 이때회로내부의모든노드에서발생하는 WSA를계산한다. WSA를기초로하여, 테스트시가장많은 WSA 가발생하는노드를 heavy node로정의한다. Heavy node에서발생하는과도한천이를줄여도고장검출율에큰영향을주지못한다. 왜냐하면 heavy node에서발생하는천이는고장검출율을높여주기위해발생하기보다는다른고장들을검출하면서불필요하게발생하는천이일가능성이크기때문이다. 따라서 heavy node의천이를줄인다면고장검출율을유지하면서테스트시소비전력을줄일수있다. 선택한 heavy node에서발생하는천이를줄이기위해 heavy inputs을찾는알고리듬을그림 2에나타내었다. Heavy inputs을찾는알고리듬을보면먼저후방추 (636)

3 2010 년 8 월전자공학회논문지제 47 권 SD 편제 8 호 31 적과정을통해서 heavy node의천이발생을유발하는주입력부들을선택한다. 그주입력부들을 heavy inputs으로정의하였다. 후방추적과정을진행하면서선택된주입력부의천이를줄이기위한값을설정한다. 여기서주입력부의논리값을 1 로고정시킬때천이가줄어든다면 OR 게이트를주입력부에연결하고 0 으로고정시킬때천이가줄어든다면 AND 게이트를주입력부에연결하도록한다. 이를통해주입력부의값을 0 또는 1 의발생을증가시켜저전력테스트를가능하게한다. 이를통해테스트대상회로내의 SA를전반적으로줄일수있다. Heavy inputs의천이를줄인다면, heavy node의천이뿐만아니라 heavy node에서주입력부까지의콘 (cone) 의천이도줄어들게된다. 또한 heavy node의천이감소로 heavy node에서주출력부까지의콘의천이도줄어들게되어테스트시효과적으로전력소비가감소하게된다. 지금까지의과정을통해 heavy node에서발생하는불필요한천이를줄이기위한 heavy inputs을선택하고 heavy inputs에어떠한게이트의출력부를연결할것인가정할수있다. 그런데선택된 heavy inputs에게이트를한개연결할것인지두개를연결한것인지에따라소비전력과고장검출율이달라질수있기때문에적절한선택방법이필요하다. 일반적으로 heavy inputs 에연결한 AND/OR 게이트트리의 depth가클수록천이가줄어들어전력소비를줄일수있다. 하지만, 그천이를과도하게줄인다면그영향으로고장검출율이떨어질수도있다. 따라서고장검출율에영향을미치지않도록 heavy inputs에연결하는게이트트리의적절한 depth를선택하는것이중요하다. 이를위해고장검출 index Patterns X X X X X X 1 X X X X X X X X 1 0 그림 3. 무작위패턴저항고장을검출하는테스트벡 터의예 Fig. 3. Deterministic s for the random resistant faults. 율을높이는패턴을발생시키는확률을높이도록그 depth를결정하였다. 우선의사무작위패턴을가해준후, 검출되지않는무작위패턴저항고장들의리스트를작성한후그고장들을검출해낼수있는테스트벡터들을생성해낸다. 그림 3에는주입력부가 10개인테스트대상회로에대해무작위패턴저항고장을검출하는 10개의테스트패턴을생성한예를나타내었다. 생성한테스트벡터들을생성할확률을높이도록 heavy inputs 에서의샘플링확률을결정한다. 그림 3에서 1, 4, 10번째비트열이 heavy inputs으로들어가는입력값들이다. 첫번째비트열의경우논리값 0 이 8 번혹은 don`t care 비트로인해 0 이 9번생성된다면무작위패턴저항고장을검출하는테스트벡터의생성확률이증가할것이다. 곧, 첫번째비트열은논리값 0 을생성할확률은 0.8~0.9로만들고, 네번째비트열은논리값 0 을생성할확률을 0.6~0.7, 열번째비트열은논리값 1 을생성할확률을 0.7~0.8로한다면그림 3에나오는패턴들을만들어낼확률을증가시킬수있을것이다. 이처럼의사무작위패턴저항고장을검출할수있는패턴을생성하는확률을증가시키도록각 heavy input에따른발생확률을결정한다. 각 heavy input에대한논리값의발생확률이결정되면, 그에따라 heavy inputs에연결할게이트트리의 depth를결정한다. 각게이트트리에는 LFSR의출력이연결되므로게이트트리의입력부에서논리값 0 또는 1 이인가될확률은 0.5가된다. 따라서하나의 AND 게이트를사용하면그출력의논리값 0 이나올확률은 0.75가될것이고, 두개의 AND 게이트를연결하여사용한다면논리값 0 이나올확률은 0.875가될것이다. 그림 3에서첫번째비트열이인가되는 heavy input에는 2개의 AND 게이트를이용하여, 논리값 0 이나올확률을 0.875로맞춰준다. 같은방법으로네번째비트열이인가되는 input에는 1개의 AND 게이트의출력을연결하여논리값 0 의확률을 0.75로, 열번째비트열이인가되는 input에는 1개의 OR 게이트의출력을연결하여논리값 1 이생성될확률을 0.75로맞춰준다. Heavy inputs에연결될게이트트리의 depth를정하는알고리듬을그림 4에나타내었다. Heavy node는하나만선택할수있는것이아니라여러개를선택할수있다. 두개이상의다중 heavy node들을선택할때, 단순히 WSA가큰순서대로 (637)

32 내장된자체테스트를위한저전력테스트패턴생성기구조김기철외 Fi nd Number of Gates(); 1. Let LFSR generate pure random s, and apply the s to the CUT 2. Remove detected faults from the fault list 3.

4 32 내장된자체테스트를위한저전력테스트패턴생성기구조김기철외 Fi nd Number of Gates(); 1. Let LFSR generate pure random s, and apply the s to the CUT 2. Remove detected faults from the fault list 3. For every fault remained in the fault list, find the test vectors that can detect the faults 4. Find the heavy inputs probability set which increases sampling probability for the test vectors 5. Determine the number of gates for each heavy input according to the heavy input probability set 그림 4. 게이트수선택알고리듬 Fig. 4. Algorithm for the finding of number of gates. heavy node를정의한다면다중 heavy node를선택한효과는미미하다. WSA가가장큰 heavy node와연관된노드에서 WSA가큰노드들이산재해있을가능성이크기때문이다. 따라서테스트시발생하는 WSA를효율적으로줄이기위해서이미선택되어진 heavy node와독립적인노드중에서 WSA가큰노드를추가 heavy node로정하였다. 독립적인노드인지확인을위해 heavy node의콘을구하고콘에속하는지에따라독립의여부를판단하였다. Heavy node를몇개만큼선택하는가가고장검출율및소비전력에영향을미칠수있다. 일반적으로 heavy node를많이선정하면선택된노드들의 WSA가줄어들어소비전력은감소하지만고장검출율은감소하게된다. Heavy node의개수에따라테스트시발생하는 WSA와고장검출율의변화를확인하기위해 ISCAS85 회로중주입력부가 33개인 c1908 회로를테스트대상회로로하여 heavy node의개수에따른변화를시뮬레이션하였다. 이에따른결과를표 1에나타내었다. 표 1에서 n은 heavy node의수를의미하며, n=0일때는의사무작위패턴을가해주었을경우이다. 각실험마다 15000개의테스트패턴을테스트대상회로에 인가해주고 WSA를구하였으며, 의사무작위패턴테스트시발생하는 WSA를기준으로하여 total WSA reduction을구하였다. 결과를통해다수의 heavy node 를선택하면할수록테스트시발생하는 WSA가감소함을볼수있다. 곧 heavy node를많이선택하면할수록게이트트리를연결할입력부인 heavy inputs의수가많아지므로테스트시발생하는천이의수는현저하게줄어들게되어저전력테스트를할수있다. 그러나다수의 heavy node를선택할경우일반적으로 WSA는감소하지만고장검출율이떨어지는결과를확인할수있다. 하지만 n=2 또는 3 일때는고장검출율은높아지면서 WSA는감소함을볼수있는데, 이는선택한 heavy inputs에인가되는패턴이회로내부의 WSA를 Select Heavy i nputs f or Multi ple Heavy Nodes (); 1. Generate random test s using an LFSR and apply these s to the CUT 2. Calculate WSA at each node 3. Sort WSA values for all nodes in descending order 4. Define the node which ranked in the highest position as heavy node 5. Determine high ranked nodes as additional heavy nodes which do not decrease fault coverage though the WSAs of the nodes are reduced. Also, the nodes should be i ndependent of the other heavy nodes 6. Set i = 1, choose an i-th heavy node of the CUT 7. Find heavy inputs which affect i-th heavy node using backtraces 8. Select heavy inputs and decide the logic value 0 or 1 for each heavy input resulting in the WSA reduction of heavy nodes 9. Set i = i + 1, and while i ( desi red number of heavy nodes), repeat step 7 and 8 그림 5. 다중 heavy nodes 및 heavy inputs 선택알고리 듬 Fig. 5. Algorithm for the selection of heavy nodes and heavy inputs. 표 1. heavy node의수에따른 FC와 WSA의변화 Table 1. WSA and FC for variation of the number of heavy nodes. # of heavy # of heavy Fault Total Total WSA nodes inputs coverage (%) WSA reduction (%) n= % n= % % n= % % n= % % n= % % n= % % 그림 6. 제안하는저전력테스트패턴생성기구조 Fig. 6. Proposed low power test generator. (638)

5 2010 년 8 월전자공학회논문지제 47 권 SD 편제 8 호 33 감소시키면서동시에고장검출율을상승하도록만들기때문이다. 따라서적절한 heavy node의수를정한다면테스트시 WSA의감소를가져오면서높은고장검출율을얻도록할수있을것이다. 논문에서는고장검출율이감소하지않을때까지 heavy nodes를선택하고그에따른 heavy inputs을결정하였다. 다중 heavy node를선택할때의알고리듬은그림 5에나타내었다. 테스트대상회로의 heavy nodes 및 inputs 그리고게이트트리의 depth 및종류를정하는알고리듬을적용하여제안하는테스트패턴생성기의구조는그림 6 과같다. Ⅲ. 실험결과제안하는알고리듬에따라 heavy node의수를결정하여실험한후, 기존의방법과의비교를통해본논문에서제시하는방법의효율성을확인하였다. 비교논문으로제시된기존의논문 [3] 은본논문에서제시하는방법과다른기준으로입력단을선택하여, 선택된입력부의천이를줄여회로내부의 WSA를줄인방법이다. 전에제안한기법 [4] 은고장검출율및 heavy node의수에대한고려없이 heavy inputs이주입력부의 20% 가되기전까지 heavy nodes를찾는방법이다. 기존의기법들과본논문에서제안하는방법을비교실험하였다. 우선일반적인 LFSR에서생성하는의사무작위테스트패턴을생성한후, 그패턴을회로에인가하였을때의고장검출율과 WSA를구하였다. 그리고의사무작위테스트패턴을본논문에서제시하는변형된 LFSR에서생성하는패턴으로바꾼후, 각노드에서발생하는 WSA의합과고장검출율을계산하였다. 본논문에서는천이수와노드의팬아웃수를곱한값으로 WSA의근사값을계산하였다. 테스트대상회로는 ISCAS 회로이며, 2000개의패턴을더가해도더이상새로운고장을검출하지못할때고장시뮬레이션을멈추도록하였다. 시뮬레이션을통해패턴수와고장검출율그리고 WSA를비교기준으로삼아표 2에나타내었다. 표 2 에서 FC는고장검출율을의미하며, WSA는패턴을모두가해줄때발생하는모든노드에서의 WSA의합으로전체소비전력과관계있다. Power reduction은 original LFSR의 WSA와비교하여얼마만큼 WSA가감소하였는가비교한지표이다. 기존의방법 [3] 은 LFSR 에 AND 게이트를추가하여입력단의천이를줄여 WSA를감소시키는방법인데, 고장검출율에대한고려없이입력단을선택하므로고장검출율을높이기위해서는가해주어야하는패턴의수가많아짐을확인할수있다. 가해주는패턴의수가많아짐으로써 WSA가증가하는경우도있다. 본논문에서제안하는기법은 표 2. 패턴수, 고장검출율및전체소비전력비교 Table 2. Number of s, FC and WSA comparisons. Original LFSR 기존의방법 [3] 기존의방법 [4] 제안한방법 Circuit WSA 패턴수 FC(%) WSA 패턴수 FC(%) WSA 패턴수 FC(%) WSA 패턴수 FC(%) WSA reduction(%) c c cs cs cs 표 3. WSA/ 및게이트오버헤드비교 Table 3. WSA/ and hardware overhead comparisons. Original LFSR 기존의방법 [3] 기존의방법 [4] 제안한방법 Circuit WSA/ WSA/ Gate tree Overhead(%) WSA/ Gate tree Overhead(%) WSA/ Gate tree Overhead(%) WSA/ reduction(%) c c cs cs cs (639)

6 34 내장된자체테스트를위한저전력테스트패턴생성기구조김기철외 고장검출율이감소하지않을때까지 heavy node의수를결정하므로고장검출율이기존의기법들보다증가하며테스트패턴이줄어듦을확인할수있다. 결과적으로전체소비전력과비례하는 WSA가적게는 28.7% 에서많게는 53.9% 까지감소함을확인할수있다. 표 3은 WSA/ 값및추가된게이트트리의오버헤드를비교하였다. WSA/은하나의패턴을회로에인가하여줄때발생하는 WSA의기댓값으로, 평균소비전력과밀접한관계가있다. 표 3에나와있는것처럼게이트트리에대한오버헤드는증가하는편이지만 WSA/ 은기존의기법들보다감소함을확인할수있다. 본논문에제안하는방법은테스트시고장검출율에영향을미치지않는과도한천이를유발하는 heavy node의천이를줄이도록 heavy inputs을정하였고, 고장검출율을높여주는테스트패턴생성확률을높여줌으로써, 고장검출율이상승하는것을실험을통해확인할수있다. 또한패턴수의감소로테스트시간을줄일수있으며, 테스트시 WSA/ 의감소를통해소비전력이감소하였음을알수있다. 하지만 AND/OR 게이트트리의존재로인해기존의기법보다하드웨어오버헤드는약간증가하며, 테스트대상회로대비약 3% 의하드웨어오버헤드를갖는다. Ⅳ. 결론저전력회로설계가점차일반화되어가면서, 저전력테스트가점차중요하게되었다. 테스트시소비전력이크다면발생하는열로인해회로에치명적인손상을입힐수있으며, 휴대기기의경우배터리수명을단축시킬수있기때문이다. 보통테스트시소비되는전력이회로의정상동작시소비되는전력보다훨씬더크기때문에테스트시소비전력을줄이기위한연구가활발히진행되었다. 그중테스트방법론의하나인내장된자체테스트방법을적용할때에저전력테스트가가능하도록하는연구가많이연구되었다. 본논문에서는내장된자체테스트방법을사용할때에패턴생성기로사용되는 LFSR의구조에약간의게이트를추가하여테스트시발생하는회로내부의 WSA를효과적으로줄이는패턴생성기를제안하였다. 일반적인 LFSR을사용할경우테스트대상회로의주입력부에서논리값 0 또는 1 이인가될확률이 0.5 가된다. 이확률을변화시켜주입력부의천이확률을줄인다면회로내부의천이또한줄어들게되므로저전력테스트를할수있을것이다. 그러나아무기준없이주입력부의천이확률을줄일경우고장검출율이감소하게된다. 본논문에서는천이를줄여도고장검출율에영향을미치지않는주입력부를선택하는알고리듬을제안하였다. 이를위해테스트시가장많은 WSA를발생시키는노드를 heavy node로정의하였고, heavy node의천이를발생시키는입력부들을 heavy inputs으로정의하여, heavy inputs의천이를줄이도록하였다. Heavy node에서발생하는천이는고장검출율을증가시키기위해발생하기보다는다른고장을검출하면서발생하는과도한천이이기때문에그천이를줄여도고장검출율에는큰영향을미치지않음을실험을통해확인하였다. 그리고정해진 heavy inputs에인가되는논리값의확률을무작위패턴저항고장을검출해낼수있는패턴을생성하도록결정함으로써고장검출율을증가시키도록하였다. 제안한방법을 ISCAS 회로에적용한결과기존의방법에비해소비전력이감소하였고, 테스트패턴수가감소하였다. 또한높은고장검출율을얻을수있음을확인하였다. 참고문헌 [1] M. Nourani, M. Tehranipoor and N. Ahmed, Low-Transition Test Pattern Generation for BIST-Based Applications, IEEE Trans. on Computers, vol. 57, no. 3, pp. 303~315, Mar [2] A. Abu-Issa and S. Quigley, LT-PRPG: Power Minimization Technique for Test-per-Scan BIST, in Proc. of IEEE International Conf. DTIS, pp. 1~5, Mar [3] L. Jie, Y. Jun, L. Rui and W. Chao, A New BIST Structure for Low Power Testing, in Proc. of ASIC International Conf., pp. 1183~ 1185, [4] K. Kim, D. Song, I. Kim and S. Kang, A New Low Power Test Pattern Generator for BIST Architecture, IEICE Trans. on Electronics, vol. E88-C, No.10 pp. 2037~2038, Oct (640)

2010 년 8 월전자공학회논문지제 47 권 SD 편제 8 호 35 김기철 ( 학생회원 ) 2003 년연세대학교기계전자공학부학사졸업. 2005 년연세대학교전기전자공학과석사졸업.

1988 년 The University of Texas, Austin 전기및컴퓨터공학과석사졸업.

7 2010 년 8 월전자공학회논문지제 47 권 SD 편제 8 호 35 김기철 ( 학생회원 ) 2003 년연세대학교기계전자공학부학사졸업 년연세대학교전기전자공학과석사졸업 년연세대학교전기전자공학과박사과정. < 주관심분야 : BIST, DFT, SoC Test> 저자소개 강성호 ( 평생회원 ) 1986 년서울대학교제어계측공학과학사졸업 년 The University of Texas, Austin 전기및컴퓨터공학과석사졸업 년 The University of Texas, Austin 전기및컴퓨터공학과박사졸업 년미국 Schlumberger Inc. 연구원 년 Motorola Inc. 선임연구원 년현재연세대학교전기전자공학과교수. < 주관심분야 : SoC 설계, SoC 테스트 > (641)

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Microsoft PowerPoint - 30.ppt [호환 모드] 이중포트메모리의실제적인고장을고려한 Programmable Memory BIST 2010. 06. 29. 연세대학교전기전자공학과박영규, 박재석, 한태우, 강성호 hipyk@soc.yonsei.ac.kr Contents Introduction Proposed Programmable Memory BIST(PMBIST) Algorithm Instruction PMBIST