한국기술교육대학교 장영조
한국기술교육대학교전기전자통신공학부 2
1. Velilog HDL 개요 2. Verilog 첫걸음 3. Velilog 어휘규칙 4. 모듈 5. 데이터형 6. 연산자 7. 인스턴스 8. 시스템태스크와함수 9. 컴파일러지시어 한국기술교육대학교전기전자통신공학부 3
설계의기본단위 모듈구성 module module_name (port_list); port 선언 reg 선언 wire 선언 parameter 선언 하위모듈호출 always, initial 문 function, task 정의문 assign 문 function, task 호출문 endmodule semicolon 모듈정의모듈 items no semicolon 한국기술교육대학교전기전자통신공학부 4
// 암시적내부연결 ( implicit internal connection ) module module_name (port_name, port_name,... ); module_items endmodule // 명시적내부연결 (explicit internal connection) module module_name (.port_name (signal_name ),.port_name (signal_name ),... ); module_items endmodule 한국기술교육대학교전기전자통신공학부 5
code 1.4.1-1 ex1.v, 모듈정의의암시적연결 // 등가비교기 module ex1 ( a1, b1, out1); input [3:0] a1, b1; output out1; assign out1 = ( a1 >= b1 ); // continuous assignment endmodule code 1.4.1-2 ex2.v, 모듈정의에포트선언목록을포함한암시적연결 // 2 input MUX with 2 bit widths module ex2 ( input wire [1:0] i0, i1, input wire sel, output wire [1:0] out2 ); wire t0, t1; assign out2 = {t1, t0}; // concatenation assign t1 = sel? i1[1] : i0[1]; assign t0 = sel? i1[0] : i0[0]; endmodule 한국기술교육대학교전기전자통신공학부 6
module items module_port_declarations data_type_declarations module_instances primitive_instances procedural_blocks continuous_assignments task_definitions function_definitions 모듈 item 의기술순서는무관 concurrent, parallel 한국기술교육대학교전기전자통신공학부 7
포트선언형식 port_direction data_type signed [port_size] port_name, port_name,..; 포트방향 input : 스칼라 (scalar) 나벡터 (vector) 의입력포트선언 output : 스칼라나벡터의출력포트선언 inout : 스칼라나벡터의양방향포트선언 data type : 선택적, 실수형불가 signed : 선택적, 부호있는수를나타냄 port size : 선택적, 포트크기범위 [msb:lsb] 한국기술교육대학교전기전자통신공학부 8
예제 1.4.2 포트선언예 input a1, a2, en; input signed [7:0] a, b; output reg signed [16:0] res; output reg [11:0] cnt1; inout [0:15] data_bus; input [15:12] addr; // 3개의스칼라 1 비트포트 // 2개의 8 비트 signed 값을갖는포트 // 데이터형과 signed 속성을갖는포트 // little endian 표기방식 // big endian 표기방식 // msb:lsb는정수값 parameter BW = 32; input [BW-1:0] addr1; parameter SIZE = 4096; input [log 2 (SIZE)-1:0] addr2; // 상수표현식사용가능 // 상수함수를선언에서호출가능 한국기술교육대학교전기전자통신공학부 9
1. Velilog HDL 개요 2. Verilog 첫걸음 3. Velilog 어휘규칙 4. 모듈 5. 데이터형 6. 연산자 7. 인스턴스 8. 시스템태스크와함수 9. 컴파일러지시어 한국기술교육대학교전기전자통신공학부 10
net 설계부분의사이에서물리적인연결을만들때사용하는개념 net 는 net 의구동자 (driver) 의값과 strength level 이나혹은 net 의 capacitance, 혹은그자신의값을가지지않은것을그대로반영 한개의 net 를구동하는여러개의구동자가있을경우에는최종값을결정하는 resolution 함수필요 variable type 프로그래밍데이터의임시적저장소로사용되므로레지스터 (register) 데이터형이라고도한다. initial 블록, always 블록, 태스크나 function 과같은프로시듀어의내부에서만값을할당받을수있다. 논리값만저장할수있으며논리 strength 는저장할수없다. 변수는시뮬레이션의시작에는비초기화 (un-initialized) 되고, 값이할당되기전까지는논리 X 의값을유지한다. 한국기술교육대학교전기전자통신공학부 11
선언형식 register_type [size] variable_name, variable_name,...; register_type [size] memory_name [array_size]; net_type [size] #(delay) net_name [array_size],...; net_type(drive_stren) [size] #(delay) net_name = cont_assignment; trireg (cap_stren) [size] #(delay,decay_time) net_name,...; parameter const_name = value, const_name = value,... ; event event_name, event_name,... ; delay : 선택사항, net 데이터형에서만사용 size : [msb : lsb] 로나타내는비트자리의크기, 정수, 정수파라미터, 정수상수로나타나는수식사용 array_size : [first_address : last_address] 형태로표현, strength : (strength1, strength0) 이나 (strength0, strength1) 의형태 decay_time : trireg net 의구동자가 turn-off 된후논리 X 값으로방전하기전에 charge 를저장할수있는시간값규정. (rise_delay, fall_delay, decay_ time) 의형식으로표현 한국기술교육대학교전기전자통신공학부 12
종류 키워드 reg integer time real realtime 기능임의비트크기의 unsigned variable 32 비트 signed variable 64 비트 unsigned variable 배정도부동소수점 variable 배정도부동소수점 variable 사용 프로시듀어블록내절차형할당에서좌변변수로사용 할당과할당사이의값을유지 reg 변수가하드웨어적인저장장소를의미하는것은아님 한국기술교육대학교전기전자통신공학부 13
예제 1.5.1 레지스터변수선언예 regd,e,f; //3개의스칼라 (1 비트 ) 변수 reg signed [12:0] a1, a2; // 2개의 13 비트 signed 변수 reg [7:0] A[0:3][0:15]; // 8비트의 2차원배열변수 integer i, j; // 2개의 signed 정수변수 real r1, r2; // 2개의배정도 (double-precision) 실수변수 reg clk=0,rst=1; // 초기값을가지는 2개의 reg 변수 realtime rtime; // 실수값을가지는 time 변수 time save_stime; initial save_stime = $time; // time 변수 // $time 은현재시뮬레이션시간을반환하는시스템함수 한국기술교육대학교전기전자통신공학부 14
code 1.5.1-1 mydff.v, 저장장소가합성되는 reg 형 module mydff (clk, d, q); input d, clk; output q; reg q; always @(posedge clk) q <= d; endmodule code 1.5.1-2 mux2x1.v, 저장장소가합성되지 않는 reg 형 module mux2x1(a, b, sel, out); input [1:0] a, b; input sel; output [1:0] out; reg [1:0] out; always @(a or b or sel) if (sel == 1'b0) else endmodule out = a; out = b; 한국기술교육대학교전기전자통신공학부 15
종류 키워드 wire, tri wor, trior wand, triand tri0 tri1 supply0 supply1 trireg 기능단순연결을위한와이어 wired outputs or together wired outputs and together 저항성으로 3상일때풀다운, 접지에연결저항성으로 3상일때풀업, 전원에연결상수논리값 0(supply strength), 회로접지에사용상수논리값 1(supply strength), 전원에연결되는 net 3상일때마지막값저장 (capacitance strength), 전하모델링 사용 어떤소자의출력에의해구동되는신호 입력 (input) 포트나입출력포트로선언되는신호 연속할당문의좌변 (LHS, Left Hand Side) 신호로사용 연속할당문의우변 (RHS, Right Hand Side) 구동자가연결되지않으면, default 값인 high-impedance(z) 값이됨. default 자료형 : 1 비트의 wire default 초기값 : z, 단 trireg 는 x 한국기술교육대학교전기전자통신공학부 16
각구성성분의연결데이터형 wire,reg wire wire input wire module_instance1 wire wire,reg wire wire wire primitive instance inout wire wire,reg wire,reg module_instance2 wire wire wire, reg output continuous assignment behavior1 assign wire_a=c&d; reg reg_a, reg_b,... integer int_i,... always begin... end declarations register variables initial begin... end behavior2 한국기술교육대학교전기전자통신공학부 17
예제 1.5.2 net 데이터선언예 wire d, e, f; // 3개의 1 비트스칼라 net tri1 [7:0] dbus; // 3 상태일때 pull-up인 8비트net wire [1:0] sel = 2'b00; // 초기값을가지는와이어, 초기값은시뮬레이션용 wire signed [1:11] res; // 12 비트 signed net wire [7:0] A[0:15][0:256]; // 8 비트와이어의 2차원배열 wire #(2.4,1.8) ripple; // rise 및 fall delay를가지는 net wire [0:15] (strong1, pull0) sum = a + b; // strength를가진16 비트net 선언과연속할당으로값을전달 trireg (small) #(0,0,35) ram_bit; // smallcapacitance와 rise, falldelay, decay를가진 net wand t3; // wand 형의스칼라 net 한국기술교육대학교전기전자통신공학부 18
2 개 net 신호연결시의진리표 wire/tri 0 1 x z 0 0 x x 0 1 x 1 x 1 x x x x x z 0 1 x z tri0 0 1 x z 0 0 x x 0 1 x 1 x 1 x x x x x z 0 1 x 0 tri1 0 1 x z 0 0 x x 0 1 x 1 x 1 x x x x x z 0 1 x 1 wor/trior 0 1 x z 0 0 1 x 0 1 1 1 1 1 x x 1 x x z 0 1 x z wand/triand 0 1 x z 0 0 0 0 0 1 0 1 x 1 x 0 x x x z 0 1 x z 한국기술교육대학교전기전자통신공학부 19
키워드 parameter 기능 정수, 실수, time, 지연시간, ASCII 스트링을저장하는실행시간 (run-time) 상수. 파라미터값은각모듈에서재정의될수있다. localparam 정수, 실수, time, 지연시간, ASCII 스트링을저장하는지역 (local) 상수 specparam 정수, 실수, time, 지연시간, ASCII 스트링을저장하는특정블록상수 genvar event generate loop 내에서사용되는임시변수로그외의장소에서는사용할수없으며시뮬레이션에서도읽혀지지않는다. 논리값이나데이터저장소를가지지않는순간적인 flag로한모듈내에서 concurrent activities의동기화를위해사용된다. 한국기술교육대학교전기전자통신공학부 20
예제 1.5.3 그외데이터형선언예 parameter [2:0] s1 = 3'b001, s2 = 3'b010, s3 = 3'b100; parameter integer period = 50; localparam signed val = -8; event hs_rdy, hs_sent; // 3 개의3비트상수선언 // 정수상수 // unsized signed 상수, 초기값으로크기결정 // 2개의 event 데이터형 예제 1.5.4 파라미터선언예 parameter msb = 15; // msb 를상수15로정의 parameter a = 15, b = 180; // 2개의상수정의 parameter r1 = 25.7; // 실수파라미터정의 parameter size = 8, mask = size - 1; parameter p_delay = (r + f) / 2; // 상수수식정의 parameter signed [3:0] sel = 0; // 벡터상수정의와초기값할당 parameter real r2 = 3.41e8; parameter p1 = 16'h7a5; parameter [31:0] f_const = 1'b1; // 32 비트로변환 parameter s_const = 3'h4; // [2:0] 의암시적사이즈 한국기술교육대학교전기전자통신공학부 21
code 1.5.3-1 myxnor.v, 파라미터정의 module myxnor (y_out, a, b); parameter size=8, delay=15; output [size-1:0] y_out; input [size-1:0] a, b; wire [size-1:0] #delay y_out = a ~^ b; endmodule // bit-wise xnor with delay code 1.5.3-2 my_param.v, 파라미터사용예 module my_param; wire [7:0] y1_out; wire [3:0] y2_out; reg [7:0] b1, c1; reg [3:0] b2, c2; myxnor G1 (y1_out, b1, c1); // use default parameters myxnor #(4, 5) G2 (y2_out, b2, c2); // overrides default parameters endmodule 한국기술교육대학교전기전자통신공학부 22
net 나 reg 형의다중비트선언 선언형식 data-type [MSB : LSB] signal-name 예제 1.5.5 벡터사용예 wire [7:0] bus; wire [31:0] busa, busb; reg [0:40] addr; busa[7]; busb[2:0]; addr[0:1]; // 32 비트벡터, MSB=31 // 41 비트벡터, MSB=0 // 벡터부분사용예 // 벡터 slice 한국기술교육대학교전기전자통신공학부 23
동일한데이터의 1 차원혹은 2 차원정의 벡터는단일객체이나배열은다중객체 (object) 배열로선언될수있는데이터 : reg, net, integer, time 선언형식 data-type array_name [subscript] 배열전체또는일부분은단일할당문에의해값을할당받을수없으며또한수식에사용될수없다. 배열을구성하는요소에만단일할당문으로값을할당받을수있다. 한국기술교육대학교전기전자통신공학부 24
배열사용예 reg [7:0] mema[0:255]; // 256 개의 8 비트메모리레지스터, mema reg memb[7:0][0:255]; // 1 비트레지스터의 2 차원배열 wire w_array[3:0][7:0]; // 1 비트와이어의 2 차원배열 integer id[1:64]; // 64 개정수의 1 차원배열 time t_hist[1:1000]; // 1000 개 time 의 1 차원배열 예 : 배열요소에의한할당 mema = 0; // 오류구문 - 전체배열에쓰기불가 memb[1] = 0; // 오류구문 - 배열다중요소, [1][0]..[1][255] 에쓰기불가 memb[1][12:31] = 0; // 오류구문 배열다중요소, [1][12], [1][13],.., [1][31] 쓰기불가 mema[1] = 0; // mema의두번째원소에 8비트값, 0 할당 memb[1][0] = 0; // memb[1][0] 원소에 1비트값, 0 할당 id[4] = 33559; // 정수배열원소에 10진수할당 t_hist[t_index] = $time; // 정수인덱스, t_index로접근된원소에현재시뮬레이션시간할당 한국기술교육대학교전기전자통신공학부 25
1. Velilog HDL 개요 2. Verilog 첫걸음 3. Velilog 어휘규칙 4. 모듈 5. 데이터형 6. 연산자 7. 인스턴스 8. 시스템태스크와함수 9. 컴파일러지시어 한국기술교육대학교전기전자통신공학부 26
연산자종류연산자기호설명오퍼랜드개수 arithmetic + - * / % ** (+) 부호, 덧셈 (-) 부호, 뺄셈곱셈나눗셈나머지 (modulus) 지수 1, 2 1, 2 2 2 2 2 shift >> << >>> <<< 논리우측이동논리좌측이동산술우측이동산술좌측이동 2 2 2 2 relational > < >= <= 큰작은크거나같은작거나같은 2 2 2 2 equality ==!= ===!== 같은같지않은 case 같은 case 같지않은 2 2 2 2 bitwise ~ & ^ 비트단위부정비트단위 and 비트단위 or 비트단위 xor 1 2 2 2 reduction & ^ 축소 and 축소 or 축소 xor 1 1 1 logical! && 논리부정논리 and 논리 or 1 2 2 concatenation { } {{ }} 결합반복 ( 결합 ) 무제한무제한 conditional? : 조건 3 한국기술교육대학교전기전자통신공학부 27
피연산자의비트에 x 나 z 가포함된경우, 전체결과값은 x 나누기와나머지연산자에서두번째피연산자가 0인경우, 결과값은 x 나머지연산자의결과값은첫번째피연산자의부호를따름 거듭제곱연산자에서다음의경우에는결과값이정의되지않음 첫번째피연산자가 0이고두번째피연산자가양수가아닌경우 첫번째피연산자가음수이고두번째피연산자가정수값이아닌경우 기호기능 + 더하기 - 빼기 * 곱하기 / 나누기 ( 몫 ) % 나머지 (modulo) ** 거듭제곱 (power) 오퍼랜드자료형 unsigned net signed net unsigned reg signed reg integer time real, realtime 해석 Unsigned Signed, 2 s complement Unsigned Signed, 2 s complement Signed, 2 s complement Unsigned Signed, floating-point 한국기술교육대학교전기전자통신공학부 28
산술연산자의동작 + m+n Addntom - m - n Subtract n from m - -m Negate m (2의보수 ) * m * n Multiply m by n / m/n Dividembyn % m % n Modulus of m / n, 나머지 ** m**n m n, 지수 예제 1.6.1 산술연산자사용예 -d10 / 5 // (10의 2의보수 )/5 = (2 32-10)/5 5/0 //5/0=x (-7) % (+4) = -3 // 나머지, 왼쪽오퍼랜드의부호를따른다. (+7) % (-2) = +1 // 정수, 레지스터연산예 integer inta; reg [15:0] rega; reg signed [15:0] regs; inta = -4'd12; rega = inta / 3; // -4, inta는 integer, rega는 65532 rega = -4'd12; // rega는 65524 inta = rega / 3; // 21841 inta = -4'd12 / 3; // 1431655761, -4d'12= 2 32-12 rega = -12 / 3; // -4, -12 는 integer 자료형, rega 는 65532 regs=-12/3; //-4,regS는 signedreg regs = -4'sd12 / 3; // 1, -4'sd12는 4이므로 4/3=1 한국기술교육대학교전기전자통신공학부 29
이동연산자의동작 << m << n 논리, 좌측 n 자리이동, LSB 빈자리 0 fill >> m >> n 논리, 우측 n 자리이동, MSB 빈자리 0 fill <<< m <<< n 산술, 좌측 n 자리이동, LSB 빈자리 0 fill >>> m >>> n 산술, 우측 n 자리이동, MSB 빈자리 MSB로 fill 예제 1.6.2 이동연산자동작예 // a a >> 2 a >>> 2 a << 2 a <<< 2 0100_1111 0001_0011 0001_0011 0011_1100 0011_1100 1100_1111 0011_0011 1111_0011 0011_1100 0011_1100 한국기술교육대학교전기전자통신공학부 30
오퍼랜드의비트가 x 혹은 z 의값을포함하면결과값은 1 비트의 x 두오퍼랜드의비트수가다른경우에는비트수가작은오퍼랜드의 MSB 쪽에 0 이채워져비트수가큰오퍼랜드에맞추어판단 오퍼랜드중하나가실수형이면다른오퍼랜드도실수형으로변환된후비교 관계연산자의동작 < m < n m less than n? 결과는 1 비트 true(1)/false(0) > m > n m greater than n? 결과는 1/0 <= m <= n m less than or equal to n? 결과는 1/0 >= m >= n m greater than or equal to n? 결과는 1/0 예제 1.6.3 관계연산자사용예 //a=8,b=20 // x = 4'b1000, y = 5'b01000, z = 4'1xxx a<b //true a>b //false a<=b //true a>=b //false x<y //0 x>=z //x x>=y //1 y-1<x //1 한국기술교육대학교전기전자통신공학부 31
등가연산자의동작 // 등가연산자 - 논리값 0과 1을비교 == m == n m is equal to n? 결과는 1 비트 true(1)/false(0)!= m!= n m is not equal to n? 결과는 1/0 // 동일 (identity) 연산자 - 0, 1, x 및 z 값비교 === m === n m is identical to n? 결과는 1/0!== m!== n m is not identical to n? 결과는 1/0 예제 1.6.4 등가연산자사용예 code 1.6-1 TB_eq1.v, 테스트벤치 // X=4'b1010, Y=4'b1101, Z=4'b1xxz, M=4'b1xxz X==Y //0 X==Z //x M == Z // x M === Z // 1 module TB_eq1; wire [3:0] X, Y, Z, M; assign X = 4'b1010; assign Y = 4'b1101; assign Z = 4'b1xxz; assign M = 4'b1xxz; initial #4 $display (X==Y, X==Z, M===Z, M==Z); // 0x1x endmodule 한국기술교육대학교전기전자통신공학부 32
and, or, not, xor 와같은논리적연산을비트단위별로수행 오퍼랜드의비트수와동일한비트수의결과, 병렬합성 연산자를구현하는하드웨어는기본적인논리게이트 비트단위연산자의동작 ~ ~m m의각비트를반전, 단일오퍼랜드 & m & n m과 n의각자리에대하여 and m n m과 n의각자리에대하여 or ^ m ^ n m과 n의각자리에대하여 xor ~^ m ~^ n m과 n의각자리에대하여 xnor ^~ m ^~ n m과 n의각자리에대하여 xnor 예제 1.6.5 비트단위연산자사용예 // X = 4'b1110, Y = 4'b1000, Z = 4'b01xx ~ X // Negation, 결과는 4'b0001 X & Y // Bitwise and, 결과는 4'b1000 X Y //Bitwiseor, 결과는 4'b1110 X ^ Y // Bitwise xor, 결과는 4'b0110 X ^~ Y // Bitwise xnor, 결과는 4'b1001 Y Z // Bitwise xor, 결과는 4'b11xx // 비트단위연산자의할당예 wire [3:0] a, b, c; assign c = a b; // 4 비트단위연속할당 // 아래 4개의각비트할당문과동일 assign c[3] = a[3] b[3]; assign c[2] = a[2] b[2]; assign c[1] = a[1] b[1]; assign c[0] = a[0] b[0]; 한국기술교육대학교전기전자통신공학부 33
단일오퍼랜드에동작, 벡터입력에대하여 1 비트의결과 입력수가여러개인단일게이트합성 축소연산자의동작 & &m m 의모든비트를 and, 1 비트결과 ~& ~&m m 의모든비트를 nand, 1 비트결과 m m 의모든비트를 or, 1 비트결과 ~ ~ m m 의모든비트를 nor, 1 비트결과 ^ ^m m 의모든비트를 xor, 1 비트결과 ~^ ~^m m 의모든비트를 xnor, 1 비트결과 ^~ ^~m m 의모든비트를 xnor, 1 비트결과예제 1.6.6 축소연산자사용예 wire [3:0] a = 4'b0101; wire x1, x2, y1, y2, y3 ; // 다음두연산의결과 x1 과 x2 는동일 assignx1=&a; //reduction,0&1&0&1=0 assign x2 = a[3] & a[2] & a[1] & a[0]; // bitwise AND assigny1= a; //0 1 0 1=1 assigny2=^a; assigny3=^~a; //0^1^0^1=0 //~(0^1^0^1)=1 한국기술교육대학교전기전자통신공학부 34
true(1) 혹은 false(0) 의 1 비트평가결과 if, case 문등의조건식판단에주로사용 논리연산자의동작!!m m 이참이면 0 아니면 1, 1 비트결과 && m && n m 과 m 이동시에참이면 1, 1 비트결과 m n m 과 m 이하나라도참이면 1, 1 비트결과 예제 1.6.7 논리연산자사용예 논리및비트단위연산자비교 A = 5; B = 0; C = 3'b101; D = 3'bx01 A && B // false(0) (A == 5) && ( B == 0) // true(1)!b // 1 C&&D //x A C //1 a b a&b a b a&&b a b 0 1 0 1 0 (false) 1 (true) 000 000 000 000 0 (false) 0 (false) 000 101 000 101 0 (false) 1 (true) 111 010 010 111 1 (true) 1 (true) 한국기술교육대학교전기전자통신공학부 35
스칼라혹은벡터의구성요소를결합하여보다큰벡터생성 결합연산자의동작 { } {m,n} m과 n을결합하여보다큰벡터생성, MSB는 m {{ }} {n{m}} m을 n번반복결합 예제 1.6.9 결합연산자사용예 // a = 1'b1 b =3'b101 c = 2'b01 assign x1 = { b, c }; // 결과 x1은 5'b10101 assign y1 = { a, b, 4'b0111 }; // 결과 y1은 8'b11010111 assign z1 = { a, b[1:0], c[1] }; // 결과 z1은 4'b1010 // 반복연산자, {{}} 사용예 assign x2 = { 8{a} }; // 결과 x2는 8'b1111_1111 assign y2 = { 2{a}, 2{b} }; // 결과 y2는 8'b1110_1101 assign z2 = { 3{a}, b, 2{c} }; // 결과 z2는 10'b11_1101_0101 assign byte = { 4{2'b10} }; // 8'b1010_1010 생성 assign hword = { {8{byte[7]} }, byte }; // 16 비트생성, 부호확장 // 1111_1111_1010_1010 한국기술교육대학교전기전자통신공학부 36
예제 1.6.10 결합연산자를사용한비트길이조절 예제 1.6.11 결합연산자를사용한비트결합 wire [7:0] a, b; wire [7:0] sum8; wire [8:0] sum9; assignsum8=a+b; assign sum9 = a + b; assign {cout, sum8} = a + b; // 캐리버림 // sum9[8] 에캐리저장 // cout에캐리저장 wire a1, b1; wire [3:0] a4; wire [7:0] b8, c8, d8; assign b8 = {a4, a4}; assign c8 = {a1, b1, a4, 2'b10}; assign d8 = {b8[3:0], c8[7:4]}; 예제 1.6.12 결합연산자를사용한이동연산구현 wire [7:0] a; wire [7:0] rot, shl, sha1, sha2; assign rot = {a[2:0], a[7:3]}; // 3 비트우순환이동 assign shl = {3'b000, a[7:3]}; // 3 비트우이동, MSB는 0으로채움 assign sha1 ={a[7], a[7], a[7], a[7:3]); // 3 비트우이동, // MSB는부호비트로채움, 산술이동 assign sha2 ={4{a[7]), a[7:4]}; // 4 비트우이동, 부호채움 한국기술교육대학교전기전자통신공학부 37
3 개의오퍼랜드, RHS 의값을평가하여좌측변수에전달 조건연산자의동작? : sel? m : n sel 이참이면 m 을선택하고아니면 n 을선택 예제 1.6.13 조건연산자사용예 assign out1 = sel? in1 : in0 ; // 2-to-1 MUX assign out2 = ( a >= 3)? (sel? x : y) : (sel? m : n); //nested assign rco = (cnt == 7)? 1'b1 : 1'b0; // counter ripple out assign sum[11:0] = en? ({{2{n[9]}}, n[9:0]} + res[11:0]) : 0 ; assign eq = (~i1 & ~i0)? 1'b1 : // 진리표모델링 (~i1 & i0)? 1'b0 : (i1&~i0)?1'b0: 1'b1; assign max2 = (a>b)? a : b; // a,b 중최대값반환 i1 i0 0 0 0 1 1 0 1 1 assign max3=(a>b)?((a>c)?a:c):((b>c)?b:c); //a,b,c 최대값 eq 1 0 0 1 한국기술교육대학교전기전자통신공학부 38
연산자의평가순위 연산자기호우선순위 예제 1.6.14 연산자우선순위예 a + b >> 1 // a+b 연산한결과에대하여 >> 1 연산 a + (b >> 1) // b>>1 연산한결과에대하여 a와덧셈 a - 1 < b // a-1 연산한결과와 b 비교 a - (1 < b ) // a에 (1 < b) 의비교결과를뺄셈!x!= y && z + x y // ((!x)!= y) && ( (z + x) y ) unary! ~ + - (unary) ** arithmetic */% + - (binary) shift >> << >>> <<< relational <<=>>= equality ==!= ===!== & reduction ^ bitwise logical && conditional? : 높은순위 낮은순위 한국기술교육대학교전기전자통신공학부 39
1. Velilog HDL 개요 2. Verilog 첫걸음 3. Velilog 어휘규칙 4. 모듈 5. 데이터형 6. 연산자 7. 인스턴스 8. 시스템태스크와함수 9. 컴파일러지시어 한국기술교육대학교전기전자통신공학부 40
구조적모델링에서하위모듈이나프리미티브게이트를포함하는연결과정 포트순서연결 (port order connections) 모듈인스턴스구문 module_name instance_name [instance_array_range] (signal, signal,... ); 포트이름연결 (port name connections) module_name instance_name [instance_array_range] (.port_name(signal), (.port_name(signal),...); 명시적파라미터재정의 (explicit parameter redefinition) defparam heirarchy_path.parameter_name = value; 묵시적파라미터재정의 (implicit parameter redefinition) module_name #(value) instance_name(signals); 포트순서에의한연결 : 모듈정의시사용한포트목록의순서와동일하게신호연결 연결하지않아도되는포트는두개의콤마,, 사용 포트정의시사용한순서와신호의크기가일치하도록유의 포트이름에의한연결 : 포트이름과신호이름을같이표현, 순서에무관 연결이필요하지않는포트는신호이름을빈칸 ( ) 으로남겨둔다. 한국기술교육대학교전기전자통신공학부 41
파라미터 (parameter) 를포함한인스턴스 명시적파라미터재정의 파라미터의계층적이름 (hierarchical name) 을가진 defparam 문을사용 묵시적파라미터재정의 모듈사례화시 #(value) 의형태로사용. 모듈내에서여러개의파라미터가선언되었을때는파라미터의선언순서대로값지정 한국기술교육대학교전기전자통신공학부 42
예제 1.7.1 파라미터를사용한모듈인스턴스예 module dff1 (q, qb, data, clk); output q, qb; input data, clk; parameter delay = 2; dff_udp #(delay) (q, data, clk); not (qb, q); endmodule module reg4 (q, d, clk); output [3:0] q; input [3:0] d; input clk; wire [3:0] q, d; dff1 u1 (q[0],, d[0], clk); dff1 u2 (.clk(clk),.q(q[1]),.data(d[1])); dff1 u3 (q[2],,d[2], clk); defparam u3.delay = 3.2; dff1 #(2) u4 (q[3],, d[3], clk); endmodule //default 지연파라미터선언 // 사용자정의프리미티브 // 프리미티브게이트인스턴스 // 순서연결, qb는개방 (open) // 이름연결 // 명시적파라미터재정의 // 암시적파라미터재정의 한국기술교육대학교전기전자통신공학부 43
예제 1.7.2 인스턴스배열예 module tribuf8 (y, a, en); output [7:0] y; input [7:0] a; input en; wire [7:0] y, a; bufif1 u[7:0] (y, a, en); // Verilog 3상프리미티브버퍼의배열, 배열크기는 8 // 벡터의각비트는서로다른프리미티브인스턴스에연결 endmodule module tribuf32 (out, in, en); output [31:0] out; input [31:0] in; input en; wire [31:0] out, in; tribuf8 i[3:0] (out, in, en); // 8 비트 3상버퍼배열, 배열크기는 4 // 각인스턴스는 32 비트벡터의 8 비트부분크기로연결됨 // 스칼라 en 신호는모든인스턴스에동시연결 endmodule 한국기술교육대학교전기전자통신공학부 44
Verilog 에서제공하는프리미티브게이트사용 프리미티브인스턴스구문 gate_type(drive_strength) #(delay) instance_name [instance_array_range] (terminal, terminal,... ); switch_type #(delay) instance_name [instance_array_range] (terminal, terminal,... ); delay : 선택, 프리미티브를통과할때에발생하는전달지연시간 지연값은정수혹은실수사용. 미정의시 default 값은 0(zero delay) 프리미티브인스턴스에서인스턴스이름 (instance_name) 은선택사항 시뮬레이션에서같은프리미티브를사용하였을때구분하기위하여인스턴스이름을사용할수있다. 인스턴스배열범위 (instance_array_range) 는선택사항 다중프리미티브를인스턴스할때각인스턴스가벡터의분리된비트로사례화 한국기술교육대학교전기전자통신공학부 45
Verilog 의프리미티브게이트 게이트종류 연결순서 and or nand nor (1_output, 1-or-more_inputs) xor xnor buf not (1-or-more_outputs, 1_input) bufif0 notif0 bufif1 notif1 (1_output, 1_input, 1_control) pullup pulldown (1_output) user-defined-primitives (1_output, 1-or-more_inputs) 인스턴스에서신호연결은순서에의한연결만가능 한국기술교육대학교전기전자통신공학부 46
프리미티브게이트의진리표 and 0 1 x z nor 0 1 x z 0 0 0 0 0 1 0 1 x x x 0 x x x z 0 x x x xor 0 1 x z 0 0 1 x x 1 1 0 x x x x x x x z x x x x not 0 1 0 x x 1 0 0 0 0 x x 0 x x z x 0 x x xnor 0 1 x z 0 1 0 x x 1 0 1 x x x x x x x z x x x x buf 입력 출력 입력 출력 0 1 1 0 0 0 1 1 x x x x z x z x 한국기술교육대학교전기전자통신공학부 47
4가지프리미티브 3상버퍼 /not control control data out data control bufif1 0 1 x z 0 z 0 L L data 1 z 1 H H x z x x x z z x x x control control data out data control notif1 0 1 x z 0 z 1 H H data 1 z 0 L L x z x x x z z x x x out out control bufif0 0 1 x z 0 0 z L L data 1 1 z H H x x z x x z x z x x control notif0 0 1 x z 0 1 z H H data 1 0 z L L x x z x x z x z x x 한국기술교육대학교전기전자통신공학부 48
지연시간표현 프리미티브지연시간구문 #delay or #(delay) // 출력천이에서의단일지연시간 #(delay, delay) // (rising, falling) 천이에대한지연시간 #(delay, delay, delay) // (rising, falling, turn_off) 천이지연시간 #(min_delay:typ_delay:max_delay) // 출력천이에대한지연시간의 ( 최소 : 평균 : 최대 ) 지연값 #(min_delay:typ_delay:max_delay, min_delay:typ_delay:max_delay) // (rising, falling) 천이에대한 ( 최소 : 평균 : 최대 ) 지연값 #(min_delay:typ_delay:max_delay, min_delay:typ_delay:max_delay, min_delay:typ_delay:max_delay) // (rising, falling, turn-off) 천이에대한 ( 최소 : 평균 : 최대 ) 지연값 한국기술교육대학교전기전자통신공학부 49
예제 1.7.3 and i1 (out1, in1, in2); and #5 (o1, i1, i2, i3, i4); not #(2,3) u7(out2, in); 프리미티브인스턴스예 // zero delay, 인스턴스이름 // 단일게이트지연시간 // ( 상승, 하강 ) 지연시간 wire [3:0] ndy, nd1, nd2; nand #5 u_nd[0:3](ndy, nd1, nd2) // nand 배열 : 배열원소수 =4 wire [31:0] y, a; buf #2.7 b1[31:0] (y, a); // 버퍼배열 : 배열원소수 = 32 한국기술교육대학교전기전자통신공학부 50
프리미티브를사용한전가산기모델링 x y ci w2 w1 w3 s co code 1.7.2-1 fa_s.v, 프리미티브를사용한 전가산기모델링예 module fa_s(x, y, ci, s, co); input x, y, ci; output s, co; wire w1, w2, w3; and #10 (w2, x, y); xor #(6, 8) (w1, x, y); and U3 (w3, w1, ci); xor #(6:7:8, 7:8:10) U4 (s, w1, ci); or U5 (co, w2, w3); endmodule 한국기술교육대학교전기전자통신공학부 51