OrCAD Capture V.7 Training Guide 나인플러스정보기술 EDA 사업부 서울특별시서초구서초 동 - 원진 B/D F 전화 : 0)8-7 팩스 : 0)8-77 부산광역시수영구망미동 799-7 나니B/D F/F 전화 : 0)78-8,, 팩스 : 0)78-8 http://www.orcad.net master@orcad.net 담당 : 김태형연구원, 유수일대리, 장대웅대리 Ⅰ. Capture? Capture Entry - Capture 의개요 OrCAD Capture program 은회로도 (Schematic) 분석을쉽게하고, 상징적인전자회로도면을그려서이를인쇄회로기판으로실제적인작업을하기위한최종의 Netlist file을생성하는것이다. OrCAD Capture program 은여러가지종류의 Netlist 형식을지원한다. 기구설계프로그램과연계하기위한 Auto CAD, Genertic CAD등에필요한 DXF 파일을 Netlist 작성시에생성할수있으며, EDIF, VHDL, Verilog HDL과다른전자회로설계프로그램으로도 Netlist 파일을생성할수있다. PSpice Library 를포함하여약,000 개이상의많은 library 를내장하고있으며새롭게부품혹은심볼을생성하기가쉽다. Wire, Bus 등연결점의자동표현 (Auto Junction), Macro 기능지원등의기능외에도비트맵이미지등의 Logo File 또한불러들일수있다. 명령어의빠른접근을위한Toolbar와Tool Palette 제공, 부품목록, 도면정보등의문서화시켜서이를 database 화할수있다. 한글 Windows 상에서의한글서체지원, 작성한회로도면의미리보기기능지원, 사용의편리성을위한 On-line Help와 Interactive Tutorial 제공, Excel, Lotus 등각종스프레드시트등과파일호환기능이있다.
.7 New Features.7 New Features
.7 New Features.7 New Features
.7 New Features 7.7 New Features 8
New Schematic Design Capture Entry Tool 환경 프로그램실행 (File > New > Project ) 를선택하면아래와같은창이나타난다. Name : Project Name ( 경로와프로젝트이름은항상영문으로기입 ) Location : 저장위치 Analog or Mixed-Signal Circuit Wizard Analog 또는 Analog/Digital 혼합회로설계를위한 Pspice Project option. PC Board Wizard PCB를설계용 OrCAD Layout을사용하기위한 Project option. Programmable logic Wizard CPLD나 FPGA design, Digital simulate 을위한 Project option. Schematic Schematic 작성용 Capture 를사용하기위한 Project option. 9 Orcad Capture Window 의구조 Capture Entry Tool 환경 Capture 를실행하면 Project, Schematic, Session log Window 가나타난다. Simulation 을위한 Capture 환경을사용하기위해서는사용될프로젝트의 Type 을 Analog or Mixed A/D 로실행하여야하며, 오른쪽그림에서와같이 Project Window 의상단에 Analog or Mixed A/D 란표현이나타난다. 0
Capture Entry Tool 환경 Project Window & Session Log Window Design Resource Schematic 관련데이터관리 Schematic page(*.dsn), Design Cache, Library(*.OLB) Outputs Schematic 관련데이터출력관리 Design Rule Check ( *. DRC ), Netlist file( *. NET ) Bill Of Material(BOM) Pspice Resources Simulation 관련데이터관리. Simulation Setting(*.SIM), Stimulus File(*.STL) Include File(*.INC), Model Lib(*LIB) Lib(*.LIB) Schematic Design에서작업되는내용들을기록하는기능의윈도우. Session log open Menu / window / Session log Capture Bar & Tool Bar Capture Entry Tool 환경 Project 실행환경에서관리자와도면편집기를선택시 Menu Bar의옵션이바뀌는것을볼수있을것이다. Capture Bar에서 Schematic 및 Simulation관련메뉴는 Place 와 PSpice 메뉴를사용한다.
Capture Entry Tool Palette Tool Palette Selection - mode 설정및도면의부품선택시사용 Part - library 불러오기 Wire - 배선작업 Net Alias - Wire 에이름부여 Bus - Data line 배선 Junction - 접점 Bus Entry - bus 에서의복수 signal 를묶음 Power,Ground - Ground, Power 의 library Hierarchical Block - 계층구조의 Box 를설정 Hierarchical Port - 계층구조로 연결된 새로운 Schematic연결할 Port Hierarchical Pin - 계층구조의 Box 에 Pin 배치 Off-PageConnector- 평면구조도면과도면연결 Capture Entry Tool Palette Place > Part 단축키 P Part : 키워드입력하여등록된라이브러리 목록을알파벳순서로목록화시킴. Add Library ( 라이브러리추가 ) Library 경로 : C:\OrCAD\OrCAD_.7\tools\capture\library\*.olb Part Search = Window 프로그램에서 지원되는찾기기능과유사. Ok 클릭시마우스에부품과같이움직이며, 마우스클릭시부품배치,ESC 버튼을 클릭하면 End Mode 로빠져나간다.
Place > Wire 단축키 W Capture Entry Tool Palette 핀과핀을전기적으로연결하여주는 wire를사용 Place line, poliline ( 전기적인속성을뛰지않은라인 ) 과는다름. Wire가제대로핀에연결시핀에있는사각형박스가사라진다. Wire를대각선으로연결시에는 Shift와함께왼쪽버튼을클릭. Place > Net alias 단축키 N Capture Entry Tool Palette Wire에이름을부여. 회로도면의간결화및시뮬레이션결과파형및기타설정의용이성. 같은이름으로존재하는경우서로연결된것으로인식되어불필요한와이어를줄여주며, 디지털회로설계시디지털신호원들의선언문으로사용된다. Place > Bus Bus Entry signal[..8] signal signal signal signal signal signal signal7 signal8 signal signal signal signal signal signal signal7 signal8 0 98 7 U DAC8break DB7 DB DB DBOUT DB DB DB REF DB0 AGND Bar V 0V Place Offpage Connector 0 Bus 와 Wire 연결시항상 Bus Entry<Place > Bus Entry> 를사용해야하며, Bus 에 Signal 정의는 [..?] 의형태의문법을사용해야만한다. 세가지종류 [..?], [:?], [-?] 같은뜻으로사용된다.
Capture Entry Tool Palette Part 및 Symbol Part : 실제물리적으로존재하는부품 Symbol : 회로설계를위해가상적으로만들어놓은라이브러리 Part Symbol 7 Capture Entry Tool Palette Place > Ground, Power 단축키 G,F Simulation 을위한접지는 Place Ground / Power 0 / Source 를사용한다. Capsym.olb 의 Symbol 들을사용할경우자체적으로가지고있는이름을 0 으로사용시무관 _WAVE Power Symbol : 전원용의심볼로사용되며실제전원을가지고있는 것이아니고, 실제전원과연결하여 Net alias와같은의미로사용된다. 이심볼은 One sheet( 사용되고있는 Page 내부에서만효력을가짐.) PORTLEFT-L PORTNO-L OFFPAGELEFT-L OFFPAGELEFT-R Port : 독립적으로사용될때계층구조및평면구도할것없이 Global하게사용된다. 프로젝트내의모든 Page와연결할수있는용도 Offpage-Connect : 전형적으로 Page와 Page를연결할경우주로이용된다. 연결정보를가지고있는범위에있어서의각 Symbol의관계 Power Symbol < Offpage-connect < Port One sheet Page Page Hierarchical Structure One sheet Flat Structure One sheet 8
Capture Entry - 도면구조 Design Structure <Flat Design, Hierarchical Design> Flat Design DSP_F_RD- Page Menu / Place / Hierarchical block DSP_F_WR- C 0PF C 0PF GND GND Page HC_D0 HC_D HC_D HC_D HC_D HC_D HC_D HC_ D7 XD0 XD XD XD XD XD XD XD7 HC_F_FL- HC_F_EM- HC_F_RS- 7 7 U D0 D D D D D D D7 D8 W R XI RS FL/RT 70 Q0 Q Q Q Q Q Q Q7 Q8 FF EF XO/HF 9 0 7 8 9 8 0 HC_F_WR- HC_F_RD- 일반적으로 Off-page connector 는평면구조도면에적용시키지만단일구조도면에서도적용시킬수있다. 사용방법은동일한 Schematic 폴더내에있는서로다른 page 도면의 off-pageconnector 들의서로간에 이름이 Matching 을필수로한다. 9 Capture Entry - 도면구조 Hierarchical Design / Root Schematic halfadd_a CARRY_IN X SUM SUM Y CARRY HALFADD.SCH halfadd_b UA CARRY_OUT X X SUM 7LS Y Y CARRY HALFADD.SCH UA X 7LS08 UA 7LS0 UB 7LS0 UB 7LS SUM Y X_BAR UB 7LS08 9 0 UC 7LS08 8 CARRY 이구조는회로도의임의의영역을다른계층의도면으로관리하는경우사용되며 Project Manager 창의 Schematic 폴더아래에또다른 Schematic 폴더가존재하는형태로나타난다. 또하나의블록은시뮬레이션의관점에선단지하나의라이브러리로인식되며, 블록의핀은라이브러리의 핀과같은관점에서해석된다. 0
Capture Entry - 도면구조 Hierarchical Block Create Place > Hierarchical block Reference : Part Reference 와같이 중복이되지않도록 Reference Name 을 주도록한다. Implementation type :Block 안에 지정될 type 을지정한다. 도면이면 Schematic view, VHDL 이면 VHDL 을 선택하면된다. Implementation name : Block 안에 들어갈 Schematic name 을적어주면 된다. = Part Name(dn70,Qn90) Path and filename : 만약 implementation type 에서 schematic view 외의항목을선택시그 source 파일의경로를지정하여주면된다. 이후 Ok 를클릭하면 + 형태의마우스로드래그를하여블록을설정한다. Capture Entry - 도면구조 Hierarchical Pin 배치 Place > Hierarchical pin 사용순서 - 블록을선택후아이콘을클릭하거나 Place > Hierarchical Pin 선택 - 핀네임과타입결정후연결될선이 Wire 인경우 Scalar 를,Bus 인경우 Bus 를클릭 - 생성된핀은 Block 의외각에배치하며, 위의순서를반복하여제작한다. - 하나의블록에연결될핀을배치완료. * 여기서 Bus 의핀네임은항상 name[..]:bit 인경우또는 또는 : 을사용. * 도면내에서블록을복사하는경우일반부품과는달리 Reference name 은하나씩증가된다.
Capture Entry - 도면구조 Hierarchical Pin 배치 오른쪽마우스 : Descend Hierarchy 또는더블클릭 사용순서 - 블록에연결될핀생성이후하위도면으로이동은오른쪽마우스를통하여 Descend Hierarchy 를클릭하여새로생성될페이지이름을지정후 OK 위와같이생성된페이지에 자동적으로연결될 Port 가생성되어나타난다. - 이후하위도면 ( 블록 ) 에작성해야할도면을작성한다. Capture Entry - 도면구조 Sample Circuit <Full Adder>
Sample Circuit <Half Adder> Capture Entry - 도면구조 Capture Entry 단축키정리 Orcad Capture Key OrCAD Program을사용할때는항상마우스의오른쪽버튼을생각하면접근하기가수월하다. Program 창의메뉴항목에작업수행에따른기능이나타나지만, 작업에따른해당항목을왼쪽마우스로클릭하면활성화되고, 그상태에서오른쪽마우스를클릭하면그작업에관련된 Option이나타나게된다. 일반적으로어떤작업의속성을보기위해서는활성화 오른쪽마우스 Properties(7.x 버전에서는 Modify) 를선택하면되고, 그작업을빠져나가려면오른쪽마우스 End mode(end command) 를선택하면된다. 또한, OrCAD Program에서는 Excel과같이 Spreadsheet 형식으로부품 data를관리하므로작업관리및 Editing이빠르고, 편리하다. 또 Hot Key 를사용하면, 도면작업에많은시간을저장할수있으며, 기존 Micro Simulation 사의프로그램에서는 Shift+key 를사용하였지만, Orcad Capture 에서는 Shift 를사용하지않는다. Place Part P Place Wire W Place Net Alias N Place Bus B Bus Entry E Place Ground G Zoom In I Zoom Out O Place Center C Simulation Run F Update F End Mode Esc Copy = Ctrl + C Cut = Ctrl + X, Popup menu Ctrl + Right mouse, Popup menu (Right mouse) Paste = Ctrl + V, Popup menu wire 와부품분리 = Alt +mouse Capture 내부창이동 = Ctrl +TAB
Capture Entry Tool Options Options Menu <Capture Environment> Option > Preferences - Color /Print : 작업도면에사용된객체의바탕색, 부품, 선등의색지정을가능하게한다. -Grid Display : Schematic editor와 Part 및 Symbol edit의격자에대한설정을한다. Point snap to grid : 격자를기준으로또는무시하고도면의객체를이동시사용 회로작성시 : Snap to grid 를체크 Part and Symbol 편집시 : 제거후사용 -Pan and Zoom : Schematic 작업시마우스의이동에따른도면이동및속도또한 zoom factor는 확대에관한줌계수를나타내는것으로 default 값을갖는다. -Select : 커서로임의의영역을할당할때에디바이스의전체가블록으로지정되어야활성화가 - Miscellaneous 되는지, 아니면디바이스의어느일부분만블록으로지정되어도활성화되는지의여부를 설정해주는 option 이다. Auto Reference 부품을배치할때 Reference 를자동적으로부여할것인가설정 Intertool Communication Capture 에서의정보를 Layout, PSpice, 등을사용하여디지인의 정보를나타나게하고상호호환하게하는기능. Capture 만이용시이기능이선택되지 않으면보다빠른작업을할수있다. 7 Capture Entry Tool Options Color / Print (Option > Preferences) Print 여부를결정. 디스플레이색을결정. 8
Capture Entry Tool Options Grid Display (Option > preferences) Grid 의표시여부, Grid 타입을결정 적용영역을결정 Displayed 항목 : schematic 혹은 part edit window 에서의 grid 를표시. Grid style : grid를라인으로하는지혹은도트 ( 점 ) 로하는지결정. Pointer snap to grid : 격자에규격에또는규격에제한없이 Schematic의모든객체를이동배치설정 Grid spacing : 격자간격설정. 9 Capture Entry Tool Options Pan & Zoom (Option > preferences) 확대와축소시배율값조정 객체를선택하여 drag 시자동스크롤의배율값조정 0
Capture Entry Tool Options Select (Option > preferences) 객체를 drag하여선택시drag박스에객체가박스안에모두들어가는지의여부에따라선택여러개의객체를선택하여 drag시객체의외각선을정확하게표시하여주는개수를정의 Miscellaneous Capture Entry Tool Options (Option > preferences) 박스나원을그릴시에 fill( 채우기 ) style 를설정. Session log 창에서사용될 font를지정. Text Rendering - Text 를표현시외각선만을표시할것인지의여부. Auto Recovery - 설정시간에맞추어자동저장기능. Auto Recovery 자동저장시간을설정 Auto Reference 부품을배치시 자동으로 Reference name 이생성. Intertool Communication Layout 과의 cross probing 기능제공. UNDO 저장후, 이전 UNDO/REDO 내역삭제 * PSpice작업시시뮬레이션을진행하게되면Capture에서작업된모든설정항목및도면자체의파일은자동저장된다. 즉, 시뮬레이션을실행하게되면, UNDO/REDO 내역을포함한기존의설정항목에의한모든데이터는 Update 된다. 원본의파일은보전이되지않은것에유의.
Capture Entry Tool Options Text Editor (Option > preferences) VHDL / Verilog 에디터상에서사용할 Font 설정 Capture Entry Tool Options Design Template (Option > Design Template) Design Template 는새로시작되는프로젝트에영구적으로적용된다. - Font : Alias, Bookmark, Pin Name, Pin Number 등의 Text 에관한사항을지정한다 - Title Block : 이옵션은디자인도면을완성한후사용자가도면의목적과작업된내용그리고 디자이너의이름과계층구조시에개별도면의번호등의전기적인정보를가지지않은부수적인 내용을표현하고자하는경우에사용되는옵션이다. - Page size : 새롭게적용될프로젝트의 Page 설정을 Inch 및 Millimeter 단위로설정하며, 작업중의 Schematic page 는 Option / Schematic page properties 에서설정가능하다. - Grid Reference : 도면가장자리에있는격자를설정 GridReference 을알파벳이나숫자로 설정하고셀의넓이를조정할수도있다. 이설정을프린트할때나타나게하거나나타나지않게지정할수도있다. - Hierarchy : 이기능은앞으로의디자인할계층구조디자인때에계층구조블록과부품들에대한 우선순위에관한내용을설명한다. - SDT Compatibility : Orcad Window 에서 Dos 로또는 Dos 에서 Window 로변환시속성 Table 의 Matching 항목지정.
Capture Entry Tool Options Font (Option > Design Template) 새로운프로젝트를시작할때의 setting 값을설정. Schematic 도면에서사용할 textt 의 tpe type 에따라 text t font 를설정. Capture Entry Tool Options Title block (Option > Design Template) 새로운프로젝트를시작할때에지정된 title block이배치되고이창에서기입한값이그 Title block 에자동으로기입된다.
Capture Entry Tool Options Page Size (Option > Design Template) 새로이생성시킬 Project 의 Page size 이다. 7 Capture Entry Tool Options Grid Reference (Option > Design Template) 새로운 Project 에적용될 Grid reference 값을설정한다. 8
Capture Entry Tool Options Schematic Page Properties (Option > Schematic Page Properties > Page Size) 새로운 Project 에적용될 Grid reference 값을설정한다. 9 Capture Entry Library 수정및제작 Part Edit & Symbol edit <New library> Part Library Design ( 새로운라이브러리제작시 : File > New > library) 새로운라이브러리제작시왼쪽의 Project manager 창에기본적으로 "Library.olb" 경로가나타나는폴더가생성되고, 이 Olb 파일은인스톨된디렉토리의 Library라는디렉토리에저장된다. 그경로가나타나는폴더를활성화한후오른쪽마우스를누른다음 New Part 항목을선택하거나, 메뉴바의 design menu에서 pop up menu에있는 new part와 new symbol 중에서 new part를선택한다. 이때 New Part properties 대화상자가나타난다. 여기서는 Name에부품의이름을기입하고부품의해당속성을적어준다. Part edit 작업시 File / New, Open / library로작업이이루어지는경우, 새롭게만들거나기존의라이브러리를영구적으로변경이되며, Schematic환경에서 Part edit의명령은현제프로젝트의경로로 Save as로서작업이진행된다. 0
New Part Properties Capture Entry Library 수정및제작 Part Reference Prefix : 부품을불러올때 Reference name 앞에자동으로붙는이름으로부품의 type을나타낸다. 일반적으로, Gate type U, Register type - R, Condenser type - C... 등과같이기입하면된다. PCB FootPrint : 해당부품의 Footprint를지정하는창으로 New Part Properties 대화상자에서지금디자인할 library가향후특정한 Footprint로사용할경우 PCB Footprint를기입한다. Part Editor Capture Entry Library 수정및제작 Create Convert View : 상반되는부품을만들때사용하는선택항목으로부품을만들고 menu bar View convert를선택하면바로만들수있게된다. Multiple Part Package : 여기서는 Gate가여러개존재하는 Package type Library를생성할경우 Part per Package 개수를기입하고, Gate 모양이모두같은 Library일때는 Homogeneous, 각각다른경우는 Heterogeneous를지정하면된다. 즉, 7LS00과같은경우에는 parts per package가, 7LS00과같은 Not gate는 이된다. 설정이끝난후에 [OK] 버튼을누른다. New part design 창이나타나면이제오른쪽의 Tool Palette의그리기도구를사용하여먼저 Library의모양 ( 외곽선 ) 부터그린후 Pin을형성하면되는데 Pin은왼쪽그림의점선을따라다닌다는점에유의하자. 또한부품의핀을배치할때는사용될속성과이름에주의하여배치한다. 실제핀은점선을따라배치가되지만먼저심볼모양을오른쪽아이콘바를이용하여심볼모양을그려준다. 심볼은 part를구별하기위해쉽게알아볼수있도록그려주는것이좋다.
Capture Entry Library 수정및제작 Place Pin Library의 Pin은 Pin name, Pin number, Pin type의 가지속성으로구성되는데이러한 Pin 속성은나중에 Design Rules Check를실행할때의근거가된다. Name : name 에서는핀의이름을적어주면된다. Number : 실제 Package 데이터북을보고정확하게주어야한다. Shape : 핀에어떠한신호가지나가는지에따라핀의모양을결정한다. Type : 핀이어떠한역할을할것인지에따라속성을결정한다 핀네임과넘버 Capture Entry Library 수정및제작 Pin Name & Pin Number 핀넘버는기준점으로부터시계반대방향으로돌아가며 에서하나씩증가시키며붙인다. ( 일종의약속 ) 핀네임을보면전원핀등은, GND 라고특정한이름을정해준다. 하지만밑에보이는그림과같이일반데이터핀들은연결된 part 의 pin 네임을따라가게된다.
Capture Entry Library 수정및제작 Place Pin Array 핀을배치할경우에, 핀을일일이배치하지않고한번에많은수의핀을 배치하고자하는경우는 Tool palette의 Place Pin Array 아이콘을누른다. Starting Name : Place Pin Array 대화상자에서최초에시작되는핀의이름을지정. Starting Number : 최초에시작되는핀의번호를지정. Number of : 한번에배치하고자하는핀의개수를지정. Increment : 핀의 에서 로, 에서 으로등과같은증가량을지정. Pin Spacing : 핀과다음핀과의간격을지정하고자한다면 Pin Spacing에숫자를기입하면된다. Manager Tool Capture Entry Manager Tool Capture 에서부품의배치와배선이완료되면디자인과정을마치도록도와주기위한관리자 Tool Menu 명령을사용한다. 하지만프로젝트에포함되지않은계층구조의도면에는이명령이무의미하다. 아래에는 Capture Design 의전체적인흐름도를설명한다. 디자인매니저창에서디자인파일, 스키매트폴더, 그리고 schematic 페이지중, 한가지를선택하게되면유틸리티아이콘들이활성화되고실행가능한상태로 된다. 좌측의그림과같이관리자목록이활성화된 상태에서만 Tool 이란메뉴가활성화된다.
Capture Entry Manager Tool Annotate (Project Manager 활성화 / Tool > Annotate) 회로도상의부품에일련번호를자동으로부여하는기능으로일반부품은 U, U, 저항은 R, R 캐패시터는 C, C 등의번호를부여하고그번호를 Part Reference Name이라부른다. 이런 Reference Name을기입하는과정을 Annotating, 또는 Update Part Reference라하는데 Option menu Preference Miscellaneous에 Auto Reference' 라는선택항목이있어서부품을불러올때자동으로 Reference Name 이갱신되지만부품을 Copy 할경우는갱신되지않아서, 부품을선택하고오른쪽마우스를누르면나타나는 Edit property 창에서개별적으로바꿔주기도한다. Annotate 창에는전체부품의명칭을 Reset (U?, R?...) 하거나한꺼번에갱신시키는등의선택항목이있다. 7 Capture Entry Manager Tool 도면전체적으로 update 시적용 선택도면만을 update 시적용 기존의 Reference name 을가지고있는것외초기화 (? Mark) 되어있는것만을update. 기존의 Reference name을가지고있는것을무시하고처음부터갱신. 모든 Reference name을초기화 평면도면을연결하고있는 off-page connector 주위에연결된페이지넘버를표시. Intersheet Reference 를삭제. Reference update 시부품을물리적으로판단 Reference Update. 계층구조로설계된도면에서적용. 부품을논리적으로판단 Reference update. PSpice, 단면혹은평면구조에서적용. 8
Capture Entry Manager Tool Bill of Materials (Project Manager 활성화 / Tool > Bill of Material) 회로도상의부품명세서를출력하는기능으로 WordPad 형식의파일로저장되며파일의내용을 MS-Excel 등의스프레드시트에이전하여관리할수있는방법을제시하며, Layout에서의 PCB Artwork을위해 PCB Footprint 값을입력할경우에도 Bill of Materials 의출력파일과 Update Properties 기능을활용하여손쉽게기입가능. 출력될 Properties 의이름과값을지정하는창 특성이같은소자를한꺼번에묶어서보고싶지않을경우체크 이런 Reference Name을기입하는과정을 Annotating, 또는 Update Part Reference라하는데 Option menu Preference Miscellaneous에 Auto Reference' 라는선택항목이있어서부품을불러올때자동으로 Reference Name이갱신되지만부품을 Copy 할경우는갱신되지않아서, 부품을선택하고오른쪽마우스를누르면나타나는 Edit property 창에서개별적으로바꿔주기도한다. Annotate 창에는전체부품의명칭을 Reset (U?, R?...) 하거나한꺼번에갱신시키는등의선택항목이있다. 9 Capture Entry Manager Tool Design Rule Check & ERC Matrix (Project Manager 활성화 / Tool > Design Rule Check) 회로도면완성후회로의전기적속성의충돌여부나미연결된배선등의 Error Check 기능을갖고있으며, Electronic CAD 의가장큰장점이기도한과정이다. Pin과 port의속성들 (input, output, power, bidirectional...) 이유기적으로연결되어있는데이에대한전반적인전기적속성검사를 ERC matrix에의해서진행하며, 사용자가속성에대한검사기준을설정할수있다. 0
LAB Q & A 단일도면 비안정멀티바이브레이터 R k +C 0u D LED R k R k C + R k 0u D LED Q Q SC8 SC8 {Value} PCB Footprint R AX/.00X.00/.0 0 CAP POL CPCYL/D.00/LS.00/.0 LED CYL/D.00/LS.00/.0 NPN ECB TO9/00 _CIRCLE GND
단일도면 비안정멀티바이브레이터 단일도면 단방향데이터전송장치 + C u/v + C u/v R 0 D LED 9 U C+ C+ ROUT C GND V+ V- 7 TOUT TIN 0 TIN ROUT RIN TOUT 8 RIN MAX R 0k R.k C9 0.007u C 0u/V + 7 U C 0u/V + DSCHG THR TRG NE RST 8 OUT CV GND + C u/v + C u/v 9 net U C+ C+ C- C- C- C- ROUT C GND V+ V- 7 TOUT TIN 0 TIN ROUT RIN TOUT 8 RIN MAX C7 0u/V + C8 0u/V + net {Value} PCB Footprint R AX/00X00/0 AX/.00X.00/.0 CAP POL, LED CPCYL/D.00/LS.00/.0 CAP NP RAD/.00X.00/LS.00/.0 / / / MAX DIP.00//W.00/L.800 NE DIP.00/8/W.00/L.00 _CIRCLE, GND C0 0.u
단일도면 단방향데이터전송장치 단일도면 - 펄스발생회로 C 0.u {Value} PCB Footprint R AX/00X00/0 AX/.00X.00/.0 VEE R 00k CAP NP RAD/.00X.00/LS.00/.0 AD7 DIP.00/8/W.00/L.00 R AD7 RESISTOR VAR Vin VRES9 0k CON U BLKCON.00/VH/TMSQ/W.00/ _CIRCLE, GND - + 7 Vin GND VEE Vout VEE - + 7 J AD7 U CON Vout R k 00 R R k VEE
단일도면 - 펄스발생회로 7 평면도면 진동기식카운터 (Page ) R 0 D LED CP UA J K CLK CLR PRE Q Q 9 8 7 UB J K CLK CLR PRE 77 77 Q Q 0 R 0 D LED {Value} PCB Footprint R AX/.00X.00/.0 LED CYL/D.00/LS.00/.0 77 DIP.00//W.00/L.800 _CIRCLE, GND 8
평면도면 진동기식카운터 (Page ) R R UA 700 CP SW SW SPDT R R UB 700 {Value} PCB Footprint R AX/.00X.00/.0 SW SPDT BLKCON.00/VH/TMSQ/W.00/ 00/ 700 DIP.00//W.00/L.700 _CIRCLE, CIRCLE GND 9 평면도면 진동기식카운터 (Page ) 0
평면도면 양방향데이터전송장치 (Page ) +V +V RS ST UA R U 0k J K CLOCK TRG DSCHG 7 CLK 77 R.k PRE CLR Q Q 9 UB J K CLK 77 PRE 7 8 CLR Q Q 0 ASYC CLOCK OUT NE CV THR U7A 700 +V C 0.0u C 0.007u CLOCK 9 UB J K CLK PRE 7 CLR Q Q 0 9 UB J K CLK PRE 7 CLR Q Q 0 ASYC 8 8 77 77 평면도면 양방향데이터전송장치 (Page ) ASYC + + u/v C u/v C U8 C+ V+ + C u/v C- V- C+ + C u/v C- TIN ROUT 7 RIN TOUT 8 9 TOUT RIN ROUT TIN 0 MAX R7 0 U9 C+ V+ + C7 u/v C- V- C+ + C8 u/v C- TIN ROUT 7 RIN TOUT 8 9 TOUT RIN ROUT TIN 0 MAX + + u/v C0 u/v C9 R8 0 ASYC D LED D LED
평면도면 양방향데이터전송장치 (Page ) 계층도면 비트가산기 (Page ) HA CARRY_IN X SUM SUM Y CARRY HALFADD U0B 7 CARRY_OUT HA X X SUM J J Y Y CARRY SUM CARRY_OUT GND HALFADD CON J CON X Y CARRY_ IN CON
계층도면 비트가산기 (Page ) X U9A 708 U8A 70 70 U8B U0A 7 SUM Y U9B 708 9 0 U9C 708 8 CARRY 계층도면 비트가산기 (Page )
계층도면 NAND 를이용한래치회로 (Page ) SW SW PB R.7k H I O D LED R 0 SW SW PB R.7k I H_PART O D LED R 0 R9 R.7k H I O C 7p H I.k O D LED R7 0 SW SW SPDT R.7k C D 7p R8 I O I O 0 H_PART H_PART LED R0.k 7 계층도면 NAND 를이용한래치회로 (Page ) I UA 700 O I UB 700 O 8
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